nội bộ giao diện Dual Port RAM

[dspike]

Hi tất cả!Tôi đã thiết kế fpga (ACEX1k) dựa trên thiết bị với module SRAM bên ngoài (cổng) và bây giờ cần phải tạo ra các nội ram giao diện cổng đôi với nó.Tôi đang tìm quyết định bất kỳ.Cảm ơn rất nhiều.

 

[funster]

bạn có thể tạo ra chúng trong qu (at) rtus 2 fpga phát triển môi trường.

Trândspike đã viết:

Hi tất cả!
Tôi đã thiết kế fpga (ACEX1k) dựa trên thiết bị với module SRAM bên ngoài (cổng) và bây giờ cần phải tạo ra các giao diện nội bộ ram dual cổng với nó.
Tôi đang tìm quyết định bất kỳ.
Cảm ơn rất nhiều.

 

[dspike]

funster đã viết:

bạn có thể tạo ra chúng trong qu (at) rtus 2 fpga phát triển môi trường.Trân

 

[go4sandesh_vsn]

cung cấp thêm thông tin như n lĩnh vực đồng hồ như thế nào điều khiển các công trình .... có thể cả bằng văn bản viết cảng cùng một lúc .... tôi có nghĩa là nói cho sth abt giao thức (quy tắc) u theo cho đọc và viết ... tht'll thay đổi cách có thể thiết kế u ur RAM .....

 

[arnoud]

Đã làm những thủ đoạn rất nhiều lần trong viễn thông của fpga

16Mhz 75 = 91 Mhz, vì vậy băng thông sẽ phù hợp với một thiết bị mhz 100.

Giả sử tất cả mọi thứ đồng bộ, và ram không có vấn đề với hỗn hợp đọc / ghi (SRAM) sau đó sử dụng một thiết bị chuyển mạch MUX rằng tất cả các địa chỉ / dữ liệu / dòng rw.
Nó có để cung cấp cho trong 5 khe thời gian 4 đến thiết bị mhz 75, và khe thời gian 1 đến 16 mhz một.

Hy vọng điều này sẽ giúp

Arnoud