nếu vs trường hợp Verilog

D

dsairajkiran

Guest
bất cứ ai có thể giải thích và phát biểu như thế nào nếu trường hợp suy luận logic sau khi tổng hợp?

 
Nếu cáo sử dụng cho các bộ mã hóa ưu tiên
nơi như
báo cáo trường hợp được sử dụng cho Mux

 
đây là những phát biểu có điều kiện và tổng hợp bất kỳ suy ra chúng như là một MUX.

 
Tất cả phụ thuộc vào mã bạn như thế nào.Ngay cả với nếu, bạn có thể tạo MUX thực hiện song song.Tương tự như vậy, bạn có thể có được một bộ mã hóa ưu tiên với các trường hợp và tổng hợp Synopsys chỉ thị thích hợp.

Đọc các giấy tờ sau đây:
http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf
http://www.cs.utah.edu/classes/cs6710/synopsys/synco_2.pdfNaveen
www.vlsiforum.com

 

Welcome to EDABoard.com

Sponsor

Back
Top