D
dinesh.4126
Guest
Chào,
Tôi có một số nghi ngờ ở đây.Hy vọng sẽ nhận được một số lời khuyên từ u.
A)
luôn luôn @ xung posedge (hoặc rẽ posedge)
bắt đầu
if (rst)
active_H <= 0;
khác
active_H <= 1;
cuối
B)
luôn luôn @ CLK posedge (hoặc rẽ posedge)
bắt đầu
if (rst)
active_H <= 0;
if (pulse)
active_H <= 1;
khác
active_H <= active_H;
# Kích thước của tín hiệu xung đồng hồ là 1 chu kỳ của CLK.(posedge để posedge)
cuối
Hỏi:
1) Vì sao?Ảnh hưởng đến thiết kế của tôi là gì?(thời gian,
tổng hợp)
2) Thay vì sử dụng CLK posedge để nắm bắt tín hiệu xung, là nó là tốt
thực hành để sử dụng CLK negedge?
Tôi có một số nghi ngờ ở đây.Hy vọng sẽ nhận được một số lời khuyên từ u.
A)
luôn luôn @ xung posedge (hoặc rẽ posedge)
bắt đầu
if (rst)
active_H <= 0;
khác
active_H <= 1;
cuối
B)
luôn luôn @ CLK posedge (hoặc rẽ posedge)
bắt đầu
if (rst)
active_H <= 0;
if (pulse)
active_H <= 1;
khác
active_H <= active_H;
# Kích thước của tín hiệu xung đồng hồ là 1 chu kỳ của CLK.(posedge để posedge)
cuối
Hỏi:
1) Vì sao?Ảnh hưởng đến thiết kế của tôi là gì?(thời gian,
tổng hợp)
2) Thay vì sử dụng CLK posedge để nắm bắt tín hiệu xung, là nó là tốt
thực hành để sử dụng CLK negedge?