MIG DDR2 điều khiển virtex5

[hastidot]

Xin chào tất cả tôi đã tạo ra cốt lõi MIG như một bộ điều khiển bộ nhớ RAM cho Xilinx FPGA, virtex5 (ISE 11). Tôi đã tạo ra các thiết kế mà không usuing PLL. Để tạo ra đồng hồ bên phải, tôi khởi tạo một DCM trong moudule hàng đầu của tôi. như tôi đã mô phỏng các thiết kế của tôi, tôi thấy rằng tất cả các đồng hồ phù hợp và thiết lập lại đã được tạo ra cho tất cả các mô-đun. Bu t một số module không làm việc đúng cách. EG tín hiệu phy_init_done trong mô-đun phy_init không bao giờ đi cao. Có đề xuất ay cho tôi phải làm gì để tìm nguồn gốc của lỗi? Cảm ơn trước

 

[rhaynes]

Tôi sẽ đề nghị một cái gì đó có thể sẽ được rõ ràng và nó được một thời gian kể từ khi tôi đã sử dụng công cụ DDR2 Xilinx nhưng tôi tin rằng phương pháp liên kết tự động được sử dụng trong PHY nào thì một viết thử nghiệm readback / của SDRAM và do đó, nó đòi hỏi mô phỏng SDRAM mô hình được một cách chính xác thuộc trước khi thực hiện init sẽ đi đúng sự thật. Tia

 

[hastidot]

Hi cảm ơn bạn đã trả lời của bạn. Bạn có nghĩa là tôi có phải sử dụng ddr2_model trong thiết kế của tôi để có phy_init_done tín hiệu cao? Tôi instansiated ddr2_model trong module hàng đầu của tôi, nhưng vấn đề vẫn còn tồn tại. Bạn có thêm các khuyến nghị?

 

[shyam4908]

Hi, Hãy thử làm theo này 1. thời gian kiểm tra wheter clk của mô hình là trong ur phạm vi hoạt động 2. Kiểm tra whethet, mô hình hỗ trợ DDR2 thuộc tất cả các fetaures kích hoạt trong MIG 3. Kiểm tra initiationlation, trong DDR2 mô hình bạn sẽ thấy init chỉ thực hiện 4. Tất cả các paramemter thời gian-Shyam

 

[rhaynes]

Ngày init bạn sẽ thấy một số dữ liệu nhận được bằng văn bản cho mô hình SDRAM và thấy rằng dữ liệu được đọc lại. Tìm trong mô phỏng các nơi mà bạn nghĩ rằng init là bắt đầu và xem bạn có thể xem ghi chu kỳ tại RAM. Nếu bạn có thể không thì mã MIG không được nói cho init hoặc đang được tổ chức tại thiết lập lại. Nếu bạn không thấy ghi chu kỳ tại SDRAM, nhưng bạn không nhìn thấy các dữ liệu chính xác nhận sau đó đọc lại vấn đề là một chút phức tạp hơn vì nó có thể được rất nhiều thứ khác nhau. Liệu mô hình nhổ SDRAM ra bất kỳ lỗi / cảnh báo? Tia

 

[hastidot]

I'v kiểm tra các tính năng mô hình DDR2. Tất cả thời gian và Chấm Công là chính xác. Tôi không thấy bất kỳ ghi chu kỳ gây ra quá trình ghi nhu cầu một số tín hiệu để đi cao được tạo ra trong các mô-đun lớp PHY (ví dụ phy_init_done). Nhưng khi họ không nhận được kích hoạt thông qua mô phỏng, không có văn bản dữ liệu trong mô hình ram (xe buýt ddr_dq luôn luôn là "z"). :--( Tôi nghĩ rằng tôi cần phải kích hoạt một tín hiệu dẫn đến phy_init module để khẳng định tín hiệu đầu ra, nhưng tôi không biết nó là gì! :-( :-( :-(

 

[rhaynes]

XAPP858 appnote nói rằng lớp PHY bắt đầu khởi tạo nó ngay sau khi thiết lập lại hệ thống là deasserted. Tôi đã làm một kiểm tra bỏ của appnote và tôi không thấy một dấu hiệu của sự phân cực chính xác của thiết lập lại điều đó. Hãy chắc chắn rằng các đồng hồ trong khối cơ sở hạ tầng đang làm việc (hoặc là bạn cung cấp trong 3 đồng hồ?). Tôi nghĩ rằng nếu các thiết lập lại hệ thống là sai đồng hồ sẽ không làm việc, hoặc. Nếu các thiết lập lại và đồng hồ được tất cả các chính xác thì có cái gì đó mà XAPP858 đề cập đến được gọi là lớp vật lý Debug Port có thể cung cấp cho bạn cái nhìn sâu sắc vào lý do tại sao quá trình init sẽ không bắt đầu. Ray EDIT - bài trước của tôi về các PHY thực hiện một đo đạc đã được một ít sai lầm. Các Virtex 5 hiện nó khác với Virtex 4, tôi đã sử dụng trong quá khứ. Xem Hình 15 trong XAPP858 cho thủ tục chính xác.

 

[hastidot]

Dear rhyans Cảm ơn bạn đã trả lời của bạn. Đó là thực sự hữu ích. Tôi thực hiện việc thiết kế trên tàu. Tôi đã sử dụng một trong các nút ấn của tôi là thiết lập lại trong tập tin UCF. sau khi đẩy nhiều lần nút (deassert đầu lại), nay là tín hiệu phy_init_done đi cao định kỳ và tất cả các xe buýt khác được khởi tạo một cách chính xác. Tôi thực sự đánh giá cao sự giúp đỡ của bạn. Cảm ơn các bạn đã giúp đỡ tôi.

 

[permute]

lần cuối cùng tôi sử dụng này, bộ điều khiển PHY cung cấp thông tin gỡ lỗi. Ví dụ, máy nhà nước sẽ luôn luôn vượt qua giai đoạn một và hai, nhưng sẽ không ở vi mạch đầu tiên có vấn đề trong giai đoạn ba. Điều này có thể do một lỗi hàn nếu đây là một PCB tùy chỉnh. Nó cũng có thể là do một vấn đề thời gian nếu bạn không cung cấp contstraints thời điểm chính xác. Nó cũng có thể là do vấn đề cài đặt. Trong anycase, xác định điểm chính xác của thất bại, hoặc ít nhất là điểm đầu tiên của sự thất bại, có thể có ích.