một câu hỏi về Fractional-n PLL.

[swicap]

lỗi giai đoạn tối đa của một phân đoạn PLL là gì?

ví dụ: một PLL với một đồng bằng 111 mash-sigma modulator.
divider có 8 mức sản lượng: 10,11,12, ...17.
PLL tham khảo CLK là 10MHz.
Điều gì sẽ là lỗi giai đoạn tối đa giữa các đầu vào PFD (ref và div_out)?

cảm ơn.

 

[Advaita]

Chào

Xin lưu ý rằng tối đa.giai đoạn lỗi của frac-N phụ thuộc vào nhiều yếu tố, không chỉ là những gốc cây.Tôi nghĩ rằng DAC của bạn sẽ có hiệu lực lỗi giai đoạn bởi một giá trị lớn.Ngay cả tiếng ồn sẽ thay đổi lỗi.

Nếu bạn có tất cả các chi tiết của PLL của bạn, tùy chọn tốt nhất là làm cho một số mô hình (Matlab hoặc thậm chí bảng tính) để có được kết quả.

Làm nó một cách thủ công thực sự là khó khăn.Bạn sẽ cần phải giải quyết một số phương trình đồng thời thời gian rời rạc.

BTW, tại sao bạn lập kế hoạch cho một divider tám cấp.Tôi nghĩ rằng nó sẽ làm tăng thời gian của bạn jitter so với số lượng ít hơn của các cấp.Những gì bạn nói không?
Last edited by Advaita ngày 03 Tháng 6 2006 16:49; edited 1 thời gian trong tổng số

 

[rfasic]

Advaita đã viết:

BTW, tại sao bạn lập kế hoạch cho một dac tám cấp.
Tôi nghĩ rằng nó sẽ làm tăng thời gian của bạn jitter so với số lượng ít hơn của các cấp.
Những gì bạn nói không?

 

[swicap]

Cảm ơn Advaita và rfasic.
thank u cho ur trả lời.

Không có trong hệ thống dac acturally.
Mức sản lượng lần thứ VIII đa có thể được chia tỷ lệ kJ
/ mol.

rfasic cho một phương pháp tốt để analysize vấn đề.
Tôi sẽ chạy một số mô phỏng để xác minh những suy nghĩ của tôi.

Cảm ơn.

 

[Advaita]

Chào

Do nhầm lẫn tôi đã đề cập tám dac cấp.Tôi có nghĩa là 8 cấp divider

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Dưới đây là một ví dụ lý do tại sao tôi nghĩ rằng một cao hơn mod chia sẽ dẫn đến một jitter cao:
Giả sử bạn cần mult tần số.bằng 11,2 và bạn sử dụng sử dụng divider tám cấp, do đó bạn sẽ nhận được một bộ phận của đồng hồ đầu ra của 17 sau khi tham khảo vài chu kỳ, nghĩa là, bạn sẽ nhận về "6 ra đồng hồ tương đương lôi giai đoạn" tại PFD mà sau đó sẽ kick các VCO mạnh dẫn đến một jitter cao.Có thể được điều này có thể được cố định bằng cách chọn phù hợp bộ lọc vòng lặp.
Bạn có thể xin vui lòng chia sẻ lợi thế của việc sử dụng này tám-modulus divider là những gì?Là nó mà nó đẩy tiếng ồn hơn để tần số cao hơn?

rfasic,

Tôi nghĩ rằng các sig-đồng bằng chỉ được sử dụng cho các yếu tố phân chia ngẫu nhiên nhưng không bao giờ nghĩ về nó theo cách bạn đã đề cập.
Tôi xin lỗi tôi không thể hiểu nó nhiều.Bạn có thể xin vui lòng gửi liên kết này sẽ giải thích một số quan điểm của bạn.

Cảm ơn