Một câu hỏi về các tiêu chuẩn kiểm tra ESD

[chang830]

Hi, Chúng tôi biết, trong thử nghiệm stardard HBM ESD, ba con chip sẽ đi qua ZAP ESD với cùng một chế độ. Nếu tất cả các chip thông qua các ZAP ESD, sau đó chúng tôi nghĩ rằng những con chip thông qua dưới chế độ này. Nhưng đối với chip của tôi, tôi thấy một điều thú vị. Trong ESD ba ZAPs, một con chip thông qua 2000V trong HBM chế độ, một trong những thất bại trong 2000V, một trong những thứ 3 thậm chí đã không vượt qua 1000V. Nếu có một con đường yếu trong chip, nó sẽ không ở cùng một mức độ. Sau đó, lý do tại sao nó có descranpancy rất nhiều? Sẽ xin bất cứ ai. cho tôi một số gợi ý? Thanks

 

[hung_wai_ming@hotmail.com]

Đầu tiên, mạch của bạn là biên. Thứ hai, chip của bạn có thể được từ các địa điểm khác nhau trong wafer, vì vậy kết quả có thể được thay đổi. Thứ ba, và quan trọng nhất, xin kiểm tra IO đã thông qua và mà IO đã thất bại. Tôi nghĩ rằng IO thông qua vị trí có thể khác nhau từ vị trí IO thất bại. Kinh nghiệm của tôi là: Một con chip nói P10 thông qua tại 2000K có thể thất bại ở con chip khác, ít hơn 500V sự khác biệt trong thử nghiệm HBM điển hình. Ngoài ra, nó có thể do marginality mạch của bạn. Làm thử nghiệm trên các mẫu nhiều hơn nữa để có được số liệu thống kê có ý nghĩa hơn trước khi bạn rút ra kết luận. Thông thường, tôi làm hơn 10 mẫu trước khi tôi có thể rút ra kết luận về bất kỳ xảy ra.