mẫu của thời gian liên tục sigma delta modulator

A

Alan_yi

Guest
Như tên

Tôi sẽ bắt đầu làm việc trên một số mẫu topogies của sigma-delta modulator để so sánh hiệu suất của các đơn loop, cascaded, lesilie-structure.And tất cả các dấu hiệu của chúng sẽ được thực hiện liên tục trong thời gian tên miền.
Đầu tiên, tôi muốn sử dụng matlab để thiết lập các mô hình, nhưng dường như matlab là không thích hợp cho thời gian liên tục SD.Most spice người dân sử dụng để làm các công việc.
Có bất kỳ thời gian liên tục exsiting SD mô hình mà có thể được sử dụng như là một tài liệu tham khảo? Tôi lang matlab lý do tại sao không thể làm công việc và làm thế nào để bắt đầu continous-SD mẫu thời gian làm việc (hay bất kỳ giấy vào nó?). Thx!

 
Hãy thử sử dụng Verilog-A, Verilog-AMS hoặc VHDL-AMS.Kiểm tra cứu này:

http://www.bmas-conf.org/2003/papers/bmas03-sobot.pdf

Kính trọng,

George

 
Alan_yi đã viết:

Như tênTôi sẽ bắt đầu làm việc trên một số mẫu topogies của sigma-delta modulator để so sánh hiệu suất của các đơn loop, cascaded, lesilie-structure.And tất cả các dấu hiệu của chúng sẽ được thực hiện liên tục trong thời gian tên miền.

Đầu tiên, tôi muốn sử dụng matlab để thiết lập các mô hình, nhưng dường như matlab là không thích hợp cho thời gian liên tục SD.Most spice người dân sử dụng để làm các công việc.

Có bất kỳ thời gian liên tục exsiting SD mô hình mà có thể được sử dụng như là một tài liệu tham khảo? Tôi lang matlab lý do tại sao không thể làm công việc và làm thế nào để bắt đầu continous-SD mẫu thời gian làm việc (hay bất kỳ giấy vào nó?). Thx!
 
Thanks george.
Chào, Thöù Saùu:
Tôi có một dicussion với những người này, một số người trong số họ đề nghị với matlab maple để làm tượng trưng caculation.For các simulink thiết kế, có một số công cụ hộp Discrete thời gian cho các mô hình, và cho thời gian liên tục của mô hình, nó chỉ là để thay thế các tên miền Z integrator với các tên miền integrator.

 
những người có tham khảo về các delta sigma modulators

cảm ơn

 
hi, có thể chia sẻ thêm thông tin về việc thiết kế cho các phương pháp, CT sigma delta modulators?

Tôi đã thấy một số người sử dụng xung invariant chuyển đổi để chuyển đổi mô hình của DT loop đơn đặt hàng cao hơn SDM vào CT equivalents.Tuy nhiên, tôi thấy có một số drawbacks đến phương pháp tiếp cận này.

Một số nhà nghiên cứu đã bắt đầu trong việc thiết kế CT, nhưng sau đó chuyển đổi tên miền để DT cho simulations để tiết kiệm thời gian.Có thể không phải tất cả các idealities bị bắt và học tốt của phương pháp này?

Thời gian chỉ là vấn đề trong mô phỏng, CT SDM trong CT thay vì sử dụng các chuyển đổi?

Tôi đánh giá cao đóng góp của bạn.

 
i `m quan tâm đến khoảng sigma-delta mathlab mẫu và tôi tìm kiếm một số simulink toolboxes nhưng có rất dificult để tìm; giúp đỡ!

 
Tôi
đã triển khai thực hiện CT SD trong matlab,
chứ không phải bằng cách sử dụng simulink làm tôi muốn xem chính xác những gì đang
xảy ra khi bạn "chơi" với các tham số.
Mô phỏng thực sự là đau khổ trong ass đặc biệt là khi bạn muốn tính toán integrator coefficients!!Looooooooooot phải mất một thời gian có yếu tố gây ra các thông tin phản hồi để có thể cập nhật mỗi lần (sau mỗi khoảng thời gian T):
fbfactor * (heaviside (t-begin_pulse)-heaviside (t-end_pulse)) nếu bạn sử dụng chữ nhật DAC pulses ... Tôi
đang làm điều này cho các đơn đặt hàng 3. loop 1 chút (và 4-bit), CT SD.Tôi đang
sử dụng sóng vuông và cũng có thể exp.pulses cho DAC cho RZ cũng như NRZ.Số lượng các mẫu là 8192 = 2 ^ 13.

Tôi có FB, FF toplogies lai và triển khai thực hiện, cho RZ và NRZ, sóng vuông và exp..

Tôi không đi từ DT cho CT, để tính toán coefficients gây ra đa được thực hiện ...Tôi
đã bắt đầu bằng cách sử dụng trong CT matlab symbolic Toolbox & maple bằng cách sử dụng lệnh.
Topology lai bằng cách sử dụng exp.pulses đã không bao giờ được xuất bản trong bất kỳ loại giấy tờ: Tôi lập kế hoạch để xem ảnh hưởng của jitter ...

Dù sao may mắn cho bạn, nó rất nhiều niềm vui mà còn rất nhiều máu, đổ mồ hôi và tears lol ...

 
bạn đang làm một số công cụ mát mẻ.i đoán giá trị của nó trong máu và tears

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

Tôi thiết kế 3. Lệnh 3 bit, RTZ của bạn và tôi hiểu joys và frustrations.Nhưng tại sao dont u mô phỏng trong DT.I nào đó và không bao giờ cảm thấy exp là một lựa chọn tốt coz mặc dù nó làm giảm jitter senstivity, nó không tốt cho LP modulators.

Để hiểu biết của tôi, modulators lai có lợi thế mà không phải chuyển đổi idealities được giảm do thu được của các CT chặn trước khi nó (do đó rất cho LV) và nó có nhiều hơn chỉ AAF DT SDM.Ngoài ra, từ đầu tiên integrator điện năng tiêu thụ nhiều nhất, bằng cách sử dụng CT chặn và NRZ / RZ DAC là tốt hơn cho LP thay vì một thời gian Discrete khối.Nhưng nó vẫn bị jitter tiếng ồn và substrate coupled tiếng ồn.

Nó sẽ là tuyệt vời nếu chúng tôi có thể giữ liên lạc và cố gắng giải quyết vấn đề của chúng tôi khi chúng tôi đi nhưng tôi nghĩ rằng nó tốt hơn nếu chúng ta thảo luận trực tuyến này.bạn có thể gửi email cho tôi tại vinsdigs (at) yahoo.com nếu bạn quan tâm.

Cảm ơn đã gửi bài và Giải may mắn với các nghiên cứu của bạn.

 
Tôi có tập lệnh trong maple và cũng có thể một trong matlab để tính toán các coefficients từ DT vào CT nhưng chỉ cho FB và FF.Tôi muốn cộng thêm 3D đồ thị, bạn đã biết, SNR, coeff1, coeff2, coeff3 ... Going to CT từ DT bạn nhận được "tối ưu" integrator coeffs nhưng những gì về SNR?Nếu DT cho CT mang đến cho tôi (0.2,0.5,0.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Mát mẻ" border="0" />

và 70dB SNR và tôi cần 65 dB cho specs hơn đó là tuyệt vời, nhưng về việc làm thế nào (0.1,0.4,1) và 69dB?Tôi nhận được của tôi specs quá như là một nhà thiết kế và tôi muốn có càng nhiều sự lựa chọn như tôi có thể nhận được

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

.
Dù sao, đây là luận án của tôi để nó thực sự không phải là 4 năm nghiên cứu, tôi không có nhiều thời gian để kiểm tra tất cả các khả năng:

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Buồn" border="0" />

.Bạn
đang phải về lai toplogy dù nhưng as far as LP thì tôi không thể cho bạn biết về bất cứ điều gì gây ra tôi chỉ làm những điều tôi mô tả ở trên, nhưng tôi
là defintiley gonna promotor hỏi tôi về những điều bạn
đã được đề cập exp.không được là lựa chọn tốt cho LP!!!

Làm thế nào bạn có triển khai thực hiện của bạn 3. Lệnh SDM, trong MATLAB hay ...?

By the way cho RZ Tôi đang
sử dụng pulse_start = 0,5 * Tper và pulse_end = Tper
Đối với NRZ pulse_start = 0,5 * Tper và pulse_end = 1,5 * Tper.

Email của tôi là grobarrr tại gmail dot com nếu bạn cần phải hỏi câu gì đó trong tư nhân, nhưng chúng tôi có thể tiếp tục ở đây có thể là những người khác đang làm việc này quá và có thể nhảy vào và tham gia với chúng tôi

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

!

 
Chào,

Tôi cần một mô hình thứ hai-lệnh Sigma Delta modulator-bit, có nhiều quantization (bằng cách sử dụng SIMULINK).Tôi đã được tìm thấy tốt mô hình liên quan đến bài viết của Op-amp không idealities và đồng hồ jitter.Tôi là vấn đề liên quan đến mẫu của quantizer và các phi idealities như sánh-hysteresis và bù điện áp.
Làm thế nào để mô hình nó trong Simulink?

Tôi cần giúp đỡ về việc một số mô hình của DAC không linearities cũng.Xin vui lòng cho tôi đề nghị, nếu bạn có bất cứ ý tưởng.

Thanks & Regards
Meghna

 
Giải bắt đầu từ tài liệu cho các hành vi của mô hình liên tục thời gian sigma-delta ADC's:
http://www.bmas-conf.org/2003/posters/bmas03-sobot-poster.pdf

 
Matlab mô phỏng SDM nó tốt
Transistor cấp transcient simulatiom gần như cùng với các kết quả matlab
Nhưng hãy cẩn thận transistor cấp mô phỏng (như spectre hay spice) là không có thêm tiếng ồn như Mos nhiệt & flicker mã nguồn tiếng ồn.
Vì vậy, bạn cần phải thêm rằng để đạt được một kết quả thiết thực.

 
grobar đã viết:

Tôi đã triển khai thực hiện CT SD trong matlab, chứ không phải bằng cách sử dụng simulink làm tôi muốn xem chính xác những gì đang xảy ra khi bạn "chơi" với các tham số.

Mô phỏng thực sự là đau khổ trong ass đặc biệt là khi bạn muốn tính toán integrator coefficients!!
Looooooooooot phải mất một thời gian có yếu tố gây ra các thông tin phản hồi để có thể cập nhật mỗi lần (sau mỗi khoảng thời gian T):

fbfactor * (heaviside (t-begin_pulse)-heaviside (t-end_pulse)) nếu bạn sử dụng chữ nhật DAC pulses ... Tôi đang làm điều này cho các đơn đặt hàng 3. loop 1 chút (và 4-bit), CT SD.
Tôi đang sử dụng sóng vuông và cũng có thể exp.
pulses cho DAC cho RZ cũng như NRZ.
Số lượng các mẫu là 8192 = 2 ^ 13.Tôi có FB, FF toplogies lai và triển khai thực hiện, cho RZ và NRZ, sóng vuông và exp.
.Tôi không đi từ DT cho CT, để tính toán coefficients gây ra đa được thực hiện ...
Tôi đã bắt đầu bằng cách sử dụng trong CT matlab symbolic Toolbox & maple bằng cách sử dụng lệnh.

Topology lai bằng cách sử dụng exp.
pulses đã không bao giờ được xuất bản trong bất kỳ loại giấy tờ: Tôi lập kế hoạch để xem ảnh hưởng của jitter ...Dù sao may mắn cho bạn, nó rất nhiều niềm vui mà còn rất nhiều máu, đổ mồ hôi và tears lol ...
 
Yeah Tôi biết rằng tôi
đã đọc những giấy tờ quá, nhưng đôi khi bạn đã đến với cái gì mới: pp ...

Trong các giấy tờ mà họ đạt được bằng DT loop và CT vòng lặp và được sử dụng hoặc sửa đổi residues theorem z chuyển đổi để tính toán "tối ưu" coeffs.Họ nhận được những DT coeffs bằng cách sử dụng Schreier matlab Toolbox vv.

Tôi sweep tôi coeffs (matlab sucks lồng nhau, khi bạn sử dụng cho loops by the way).Tôi sử dụng kiến thức của tôi từ FF vi FB để có được một điểm bắt đầu cho coeffs cho tôi Topology lai.Sau đó, tôi lô SNR vs coeffs 3D cốt truyện và xem những gì là tốt nhất coeffs không compromising ổn định của khóa học.

Jitter trên đồng hồ ... Tôi bắt đầu bằng cách tính toán của các amplitude exp.pulse bằng với bề mặt của sóng vuông cho [0, Ts] cho rằng các amp cho exp_pulse * [0, Ts].Sau đó, tôi thay thế các thông tin phản hồi với sóng vuông exp.pulses và tìm cách cải tiến.Hôm nay tôi sẽ kiểm tra xem nó ra, mô phỏng cho lai-vuông sóng được thực hiện và tôi có một số cho exp.pulses.I'm gonna so sánh chúng và xem có gì mới (hay không được: pp).Tôi
đang nói về 1 bit và RZ, NRZ đa bit và chưa được đưa vào mô phỏng, nhưng nguyên nhân simulations mất rất nhiều và tôi có nghĩa là nhiều thời gian tôi hy vọng tôi có thể nhận được tất cả những điều này thực hiện trước khi tôi gradutation và thời hạn là 22the của tháng năm vì vậy tôi
sẽ cần một số devine can thiệp để kiểm tra xem nó ra khỏi tất cả

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

))))))))).

Có lẽ tôi
sẽ thực hiện một mô phỏng matlab Toolbox cho các CT chúng tôi
sẽ xem, chơ ...

 
Chỉ cần nói một điều nữa exp pulses kicked ass khi nó đến jitter tôi có thể dễ dàng có 47ps jitter mà không SNR xuống cấp.Tôi
đã triển khai thực hiện chưa xếp pulses quá và họ cũng đã cung cấp kết quả rất tốt.

Đối với những người thắc mắc mà Topology là hay nhất, nó là một trong những lai cho một đơn đặt hàng 3. Loop-bit duy nhất tôi nhận SNR = 65 dB cho FF 61dB của nó đã được cho ý kiến phản hồi 60dB.

Khi nó đến jitter RZ vi NRZ không được tốt ở tất cả, tôi
là nói về 1 bit, trường hợp, (trong giấy tờ bạn
sẽ tìm thấy rằng NRZ và đa bit, quantizer là lựa chọn tốt nhất).Exp và sin pulses kicked ass

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

!

 
hello thứ sáu, bạn có thể chia sẻ kinh nghiệm của bạn cho chúng tôi, không chỉ cho chúng tôi một hy vọng.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top