LVS vấn đề trong quá trình nfets trong ibm

[tromeros]

Xin chào,

Tôi thiết kế một mạch LNA sử dụng IBM 0.5um quá trình sige5am.Tôi đang trong quá trình LVS.Tôi đối mặt với những vấn đề sau đây.

Trong thiết kế của tôi sử dụng cả hai NMOS KAI pmos bóng bán dẫn.
Các pmos (pfetx trong tiến trình) có bốn nhà ga cả trong thiết kế và bố trí và vượt qua kiểm tra LVS mà không có vấn đề.Nhà ga thứ tư là các liên hệ với nwell đó được kết nối với VDD này.

The NMOS (nfetx trong tiến trình) có bốn nhà ga trong schematic nhưng 3 trong cách bố trí để nó mang lại cho LVS vấn đề.Các liên hệ với 4 mà nên kết nối với bề mặt không tồn tại trong xem bố trí của các nfet.

Nếu ai đã sử dụng quá trình này xin vui lòng giúp đỡ!
Thank you guys rất nhiều, tôi đánh giá cao sự hepl của bạn.

 

[Troy]

Trong quá trình cmos Tôi hiện đang sử dụng conection số lượng lớn cho NMOS cũng không được bao gồm trong các pcell.Điều này là do kết nối số lượng lớn NMOS cũng là chất nền kết nối.Bạn cần phải thêm các kết nối chất nền gần NMOS cho LVS.

 

[sriganapati]

Có, bạn cần phải rút ra p-tap gần NMOS và kết nối đó để VSS.

 

[tromeros]

Troy,
nếu tôi sử dụng một liên hệ với chất nền (subc thành phần) Tôi nhận được lỗi LVS rằng trong bố trí ở đó là một thành phần bổ sung (subc) mà không tồn tại trong các giản đồ.Vì vậy nếu bạn có thể cho tôi biết thêm chi tiết đó sẽ được tốt đẹp.

Cảm ơn rất nhiều.

 

[Troy]

Tôi không chắc tại sao nó lại đem lại cho bạn rằng lỗi, tôi không sử dụng mà quá trình / PDK.Thêm các địa chỉ liên hệ bề mặt là làm thế nào là chính xác trong quá trình tôi đang sử dụng.

 

[doho]

tromeros đã viết:

Troy,

nếu tôi sử dụng một liên hệ với chất nền (subc thành phần) Tôi nhận được lỗi LVS rằng trong bố trí ở đó là một thành phần bổ sung (subc) mà không tồn tại trong các giản đồ.
Vì vậy nếu bạn có thể cho tôi biết thêm chi tiết đó sẽ được tốt đẹp.Cảm ơn rất nhiều.

 

[tromeros]

Xin chào bạn bè
Tôi tiếp tục đăng này kể từ khi tôi haven t chưa được quản lý để thực hiện một LVS thành công bằng cách sử dụng một nfet đơn (nfetx) trong quá trình sige5am ibm.Khi tôi sử dụng pfetx tôi nhận được một kiểm tra LVS thành công.
Tôi sử dụng một subc trong schematic và bố trí.Sự khác biệt trong các netlist là nfet trong schematic có 4 kết nối trong khi đó trong bố trí có 3 kết nối.

Tôi biết rằng cơ thể của nfet là giống như subc nhưng tôi nhận được lỗi trên.

Nếu ai đó đã được sử dụng quá trình này xin vui lòng thông báo cho tôi như thế nào để giải quyết vấn đề này.

Thanks again!