Liệu Thold ảnh hưởng đến thời gian đồng hồ ở tất cả?

[kslim]

Xin chào, tôi đang học phân tích thời gian, và đến câu hỏi này. sẽ đánh giá cao nếu bạn có thể xác nhận rằng / học tập của tôi. cảm ơn. kể từ Thold

 

[yeewang]

có, Thold không ảnh hưởng đến thời gian đồng hồ bình thường. nhưng đôi khi nó ảnh hưởng đến tần số thấp nhất bạn có thể chạy.

 

[ee_joe]

[Quote = yeewang] nhưng đôi khi nó ảnh hưởng đến tần số thấp nhất bạn có thể chạy [/quote]. Bạn có thể cho tôi một ví dụ? cảm ơn trước!

 

[anjali]

để tránh vi phạm Th giữ> Tcmin + Tcq nếu FF có Th thấp nhưng Tcq cao hơn Th, sau đó để tránh vi phạm, chúng ta nên trì hoãn thêm một số tổ hợp, sử dụng bộ đệm hoặc biến tần. rằng một phần tổ hợp sẽ có một số Tcmax (tối đa lược chậm trễ). mà sẽ ảnh hưởng đến freequency hoạt động tối đa của mạch điện. Th tức là ảnh hưởng đến tối đa Thường CLK. nếu bất cứ điều gì sai, chính xác cho tôi.

 

[yeewang]

. _____ ____ -----| DQ |----- lược logic ---- | DQ |---- -----| C | --- | C | | |____| | | _ __ | |--------------- trì hoãn buf --- | thử caculate thời gian cho mạch này đơn giản nhất. Chỉ cần cho Tsetup, Thold, Tclk2q, Tdelay và Tcomb số khác nhau ngẫu nhiên. Nếu bạn có thể làm điều này, bạn sẽ có thể caculate bất cứ điều gì khác. Thiên Chúa, màn hình hiển thị .... ok, hãy thử này. Mạch là như sau. luôn luôn @ (posedge CLK) q1

 

[Thomson]

[Quote = kslim] Xin chào, tôi đang học phân tích thời gian, và đến câu hỏi này. sẽ đánh giá cao nếu bạn có thể xác nhận rằng / học tập của tôi. cảm ơn. kể từ Thold Tsetup + Thold. Để hiểu tốt hơn, bạn sẽ phân tích các quá trình chuyển đổi tín hiệu mechansim của D-flipflop là một ví dụ. Thosmon