LDNMOS ESD Nâng cao?

M

mark_nctu

Guest
IC sử dụng LDNMOS một cống mở cho đầu ra. Vout.max là 20V và cốt lõi mạch là 5V hệ thống. Kiểm tra ESD đã thất bại khi OUT-VCC + và OUT-VSS + zapped (500V). Làm thế nào để cải thiện ESD? Thanks
 
Kết nối ức chế hai chiều điện áp thoáng qua (≈ + /-30V) giữa đầu ra và 0V ..
 
có thể là để tích hợp SCR cấu trúc trong LDNMOS?
 
Bạn có bất kỳ sự bảo vệ hiện nay trên đầu ra? Nếu không thì nó có vẻ như LDNMOS không có thể tự bảo vệ. Bạn sẽ cần phải bảo vệ. Là một trong những người khác đề nghị bạn có thể thêm một kẹp (tức là SCR) vào cống nhưng trừ khi bạn biết thông tin chi tiết về quá trình này, bạn có thể không được có thể desgin một SCR là lần đầu tiên sẽ có kích hoạt chính xác và giữ điện áp. Bạn có thể thấy nếu quá trình bạn đang sử dụng bất kỳ điốt điện áp cao sự cố điện áp cao hơn so với điện áp điều hành của bạn nhưng thấp hơn so với LDNMOS. Bạn sẽ diode kích thước đủ lớn để xử lý hiện tại yêu cầu ESD và cung cấp một sức đề kháng thấp đủ để điện áp không quá cao và gây ra các LDNMOS đến sự cố. Bạn có thể thử ballasting các thiết bị đầu ra bằng cách đặt một điện trở poly trong mỗi ngón tay cống của thiết bị. Tốt nhất là điện trở poly lớn nhất bạn có thể đủ khả năng (từ một quan điểm Rdson). Làm cho chiều rộng của mỗi ngón tay nhỏ và có rất nhiều của các ngón tay và sự kết hợp song song của điện trở sẽ cho phép một giá trị lớn hơn cho mỗi ngón tay. Hy vọng điều này sẽ giúp. Tiến sĩ Giáo sư
 

Welcome to EDABoard.com

Sponsor

Back
Top