Làm thế nào về sự phù hợp của PNP trong quá trình cmos

[bluesmaster]

Tôi muốn sử dụng trong quá trình PNP cmos tiêu chuẩn như levelshift.Làm thế nào về sự phù hợp?
nó sẽ có được kết hợp cùng các PnP dọc trong quá trình bicmos?
Tôi không chắc chắn thời tiết phù hợp là tương đối với Gm.Trong bicmos, các gm của PnP là
rất cao.Vì vậy, việc bù đắp là nhỏ.Nhưng trong quá trình tiêu chuẩn, nó là rất nhỏ.
Ai cũng có thể đánh giá sự phù hợp của BJT số lượng lớn, và ảnh hưởng trong việc thiết kế Bandgap do không phù hợp này.

 

[waxtomato]

Như bạn đã biết, phần lớn bandgap trong cmos quá trình được thực hiện với bên PNP.Trận đấu được tốt nếu bạn có được một bố cục tốt, ngay cả bản beta này là khá blow khoảng 15 ~ 30

 

[standup]

waxtomato đã viết:

Như bạn đã biết, phần lớn bandgap trong cmos quá trình được thực hiện với bên PNP.
Trận đấu được tốt nếu bạn có được một bố cục tốt, ngay cả bản beta này là khá blow khoảng 15 ~ 30

 

[pit1000]

Bạn nên sử dụng kết hợp các thông số của nhà máy mà trên đó có thể sẽ làm dự án.Như một quy tắc chúng được mô tả trong đặc tả tiến trình.Đa số các foundries PNP cung cấp số lượng lớn với bố trí định sẵn.Điều cần thiết là phải quan tâm, mà các thông số kết hợp khác nhau tùy thuộc vào một Ie và Ic.Nếu bạn parametres chỉ như là một quan tâm đến dự toán, có thể sử dụng sau đây:

sigma (dVbe) = 0.1mV sigma (DIC / Ic) = 0,25% sigma (dib / Ib) = 0,5%

 

[jinnose]

bluesmaster đã viết:

Tôi muốn sử dụng trong quá trình PNP cmos tiêu chuẩn như levelshift.
Làm thế nào về sự phù hợp?

nó sẽ có được kết hợp cùng các PnP dọc trong quá trình bicmos?

Tôi không chắc chắn thời tiết phù hợp là tương đối với Gm.
Trong bicmos, các gm của PnP là

rất cao.
Vì vậy, việc bù đắp là nhỏ.
Nhưng trong quá trình tiêu chuẩn, nó là rất nhỏ.

Ai cũng có thể đánh giá sự phù hợp của BJT số lượng lớn, và ảnh hưởng trong việc thiết kế Bandgap do không phù hợp này.