làm thế nào tôi có thể thực hiện chậm trễ thời gian??

[moh_monem43]

Làm thế nào tôi có thể thực hiện mô phỏng cho sự chậm trễ và trì hoãn giao thông đường quán tính?
Tôi cố gắng để thực hiện các ví dụ

Thư viện IEEE;
Sử dụng ieee.std_logic_1164.all;
Thực thể buf là
Port (a: trong std_logic;
B: ra std_logic);
Cuối buf;
Kiến trúc của buf là buf
Bắt đầu
b <= a sau 20 ns;
buf kết thúc;thư viện IEEE;
ieee.std_logic_1164.all sử dụng;
là thực thể delay_line
cổng (a: trong std_logic;
b: ra std_logic);
delay_line kết thúc;

kiến trúc delay_line của delay_line là
bắt đầu
b <= vận tải sau khi 20 ns;
sự chậm trễ cuối dòng;

khi mô phỏng trước đây hai ví dụ, trì hoãn didn t thời gian xuất hiện trên các tín hiệu.Tại sao??
Tôi đã sử dụng MAX 7000S gia đình

 

[FrankCh]

Nếu bạn có một mô hình mà các công trình, sử dụng nó cho đến khi kết thúc.Cả hai ví dụ bạn được đăng là sẽ không đi vào logic, bạn cần phải đặt thời gian khó khăn thêm trong phần mềm Altera để suy ra một trễ 20ns.

 

[moh_monem43]

thx FrankCh cho mối quan tâm của bạn
nhưng, làm thế nào tôi có thể làm cho khó khăn thêm trong thời gian @ phần mềm ltera??