Làm thế nào tôi có thể geta thứ bậc bài P & R netlist trong Xilinx

[wkong_zhu]

Làm thế nào tôi có thể viết bài netlist mô phỏng phân cấp trong ISE. Tôi nhấp "tiếp tục phân cấp" tùy chọn trong bước dịch, và nhấp vào "phân cấp" tùy chọn trong bước P & R., Nhưng vẫn còn viết một module Verilog tập tin duy nhất. Các đầu vào của EDF là thứ bậc, P & R netlist Post luôn luôn là một mô-đun duy nhất phẳng. Làm thế nào tôi có thể có được một netlist thứ bậc.

 

[masai_mara]

Trong tùy chọn tổng hợp trong quá trình xem phải nhấp chuột, goto tài sản và tổng hợp trong các tùy chọn bạn chọn giữ hệ thống phân cấp. Tôi đoán đây là avialable trong ISE6.3 [size = 2] [color = # 999999] Thêm vào sau khi 1 giờ 25 phút: [/color] [/size] dường như bạn cũng có thể sử dụng tổng hợp các thuộc tính để xác định việc lưu giữ hệ thống phân cấp. Đối với VHDL, nó là kiến ​​trúc hier abc - kiến ​​trúc khu vực khai báo thuộc tính keep_hierarchy: string; bắt đầu - trong cơ thể kiến ​​trúc thuộc tính keep_hierarchy của hier: kiến ​​trúc là có / không có / soft (chọn yes) - điều này có thể được sử dụng cho bất kỳ veraions khác của ISE cũng.

 

[wkong_zhu]

Tôi sử dụng DC-FPGA để tổng hợp, các tập tin EDF là thứ bậc. Làm thế nào tôi có thể duy trì hệ thống phân cấp.