làm thế nào để viết dưới đây Verilog mã trong VHDL

[tarkyss]

b = a (1'b1);
một là một hằng số được định nghĩa với 'xác định
b là std_logic_vector
ví dụ:
a = 4
sau đó
b = 1.111

 

[Samer El-Saadany]

Tôi nghĩ rằng điều này sẽ tác động nếu một là một hằng số được xác định trước trong một gói hoặc một cái gì đó

signal b: std_logic_vector (a-1 downto 0);

for i in 0 đến một-1 loop
b (i) <= '1 ';
kết thúc vòng lặp;hy vọng nó sẽ giúp ;-)

 

[n]

Như đã đề cập ở trên, bạn nên sử dụng hằng số một trong định nghĩa của b:

signal b: std_logic_vector (a-1 downto 0);

Sau đó, không cần nữa để sử dụng, bạn chỉ có thể viết:

b <= (others => '1 ');

Xem "tổng hợp" ở bất kỳ VHDL tốt hướng dẫn.

 

[presto]

hoặc chỉ đơn giản

signal b: std_logic_vector (a-1 downto 0): = (những người khác => '1 ');