C
chibijia
Guest
Gần đây tôi viết một mã mà ôm hôn hai mô-đun trở nên yên lặng, nhưmodule segbcd(data,clk,rst,seg_out) where data is 8bits input ;clk,rst are 1bit input,seg_out is 8bits output,and
module1
module segbcd (dữ liệu, CLK, rẽ, seg_out), nơi dữ liệu đầu vào là 8bits; CLK, rẽ là 1bit đầu vào, đầu ra seg_out là 8bits, vàmodule counter(s,sc,sn,rst,clk,data_sn,data)
module2
mô-đun truy cập (s, sc, sn, rẽ, CLK, data_sn, dữ liệu)
nơi s, sc, sn, rẽ, CLK được 1bit đầu vào, data_sn là 8bits đầu vào, dữ liệu là 8 bit đầu ra;
và CLK và rẽ có thể được phổ biến các node.and đầu ra của module2-dữ liệu là đầu vào của module1-dữ liệu.
ai cũng có thể cho tôi biết làm thế nào để viết testbench đúng cho thiết kế này!
giúp đỡ!
module1
module segbcd (dữ liệu, CLK, rẽ, seg_out), nơi dữ liệu đầu vào là 8bits; CLK, rẽ là 1bit đầu vào, đầu ra seg_out là 8bits, vàmodule counter(s,sc,sn,rst,clk,data_sn,data)
module2
mô-đun truy cập (s, sc, sn, rẽ, CLK, data_sn, dữ liệu)
nơi s, sc, sn, rẽ, CLK được 1bit đầu vào, data_sn là 8bits đầu vào, dữ liệu là 8 bit đầu ra;
và CLK và rẽ có thể được phổ biến các node.and đầu ra của module2-dữ liệu là đầu vào của module1-dữ liệu.
ai cũng có thể cho tôi biết làm thế nào để viết testbench đúng cho thiết kế này!
giúp đỡ!