Làm thế nào để tránh trâu bò CLK

[efundas]

Tôi synthezing của tôi thiết kế cho các thiết bị Xilinx.Tôi thấy rằng một trong những tín hiệu đầu vào của tôi mà không phải là một đồng hồ đang được thông qua việc toàn cầu CLK trâu bò.Làm thế nào tôi có thể buộc các công cụ để tổng hợp không sử dụng trâu bò CLK này cho dữ liệu vào.

 

[cfft]

Nếu bạn sử dụng synplifypro, bạn có thể tìm thấy nó từ trình đơn của nó giúp đỡ.
Tôi quên nó now.It có thể thêm các thuộc tính, 'syn_no_clkbuf', vào đầu vào CLK.
Bạn có thể thử nó hoặc tìm sự giúp đỡ từ các tìm kiếm thông qua trình đơn syn_no_clkbuf.
Chúc may mắn!

 

[zape]

Nếu bạn muốn tránh việc sử dụng toàn cầu, đồng hồ trâu bò, bạn có thể "cấm" của nó có nghĩa là một trong constraint ". Ucf".Hãy kiểm tra với tài liệu hướng dẫn Xilinx nhưng nó là sthg như: config cấm = GCLKBUF0;

 

[efundas]

Nhưng mà constraint sẽ vô hiệu hóa việc sử dụng BUFG0.
Vấn đề của tôi là cho một Tôi không muốn sử dụng đồng hồ định tuyến.Nếu tôi vô hiệu hóa việc sử dụng các BUFG0, nó sẽ mất một số trâu bò.

 

[zape]

Sau đó, nếu những gì bạn cần là BUFG0 sẽ được sử dụng cho một đường dây đặc biệt của thiết kế yout bạn sẽ phải instantiate các bufg trong thiết kế của bạn.

 

[samuel_john]

chào

Các maaping của các tổ chức phi tín hiệu vào đồng hồ bufg xảy ra tùy thuộc vào tải trên các tín hiệu.Nếu tải trên các tín hiệu cao hoặc nếu bufg sau đó là miễn phí các tín hiệu không mong muốn có thể được hưởng ánh xạ vào bufg,

hoặc u nên resctrict cách sử dụng bufg bằng cách vào xilinx tổng hợp cụ thể option.u có thể chọn số lượng bufg sẽ được sử dụng trong thiết kế và instiated ur rằng bufg tương ứng với các tín hiệu đồng hồ để cho các tín hiệu cao fanout sẽ không vào bản đồ bufg. ..

nhưng tôi muốn được biết lý do tại sao u không muốn sử dụng bufg, để tôi có thể cung cấp cho u hơn nếu được yêu cầu giúp đỡ ..