Làm thế nào để thực hiện logic sưu tập mở trong VHDL?

[yamaha]

hi làm thế nào để thực hiện logic sưu tập mở trong VHDL, coi yam

 

[dk614nd]

sử dụng và cửa khẩu

 

[tkbits]

Nếu bạn đang giao tiếp với một kết nối bên ngoài mà đòi hỏi đặc điểm thu mở (ví dụ, PS / 2 giao diện), sau đó bạn có thể mô phỏng các bộ đệm thu mở với bộ đệm 3 trạng thái: out_signal