Làm thế nào để tạo ra 10.23MHz từ đồng hồ 100MHz!

[42karim]

ô kẻ, tôi cần chính xác để tạo ra đồng hồ 10.23MHz từ đầu vào đồng hồ 100MHz, nhưng không thể hiểu làm thế nào để làm it.Can một số cơ thể giúp đỡ tôi trong thiết bị regard.The là XC2S200 Spartan của gia đình 2 từ Xilinx. Tôi đang sử dụng Verilog mã hóa ngôn ngữ. , Karim

 

[rfmw]

DDS thuật toán?

 

[Iouri]

sử dụng PLL

 

[ep20k]

Karim, tôi có một vấn đề tương tự. http://www.edaboard.com/ftopic231988.html Đọc các tài liệu sau đây. Nó có thể giúp bạn. Ngoài ra còn có nguồn ví dụ. http://www.xilinx.com/bvdocs/appnotes/xapp174.pdf [b = Iouri sử dụng PLL [/b] Xin vui lòng, bạn có thể giải thích điều đó! ep20k

 

[sheik_vb]

Hi, Bạn có thể sử dụng sản lượng CLKFX DCM. 100 * M / N = 10,23. Nếu M = 4, N = 39 sau đó bạn sẽ nhận được khoảng 10,25.

 

[ahmad_abdulghany]

[B = sheik_vb Hi, Bạn có thể sử dụng sản lượng CLKFX DCM. 100 * M / N = 10,23. Nếu M = 4, N = 39 sau đó bạn sẽ nhận được khoảng 10,25. [/B] ý tưởng. PS tôi không khuyên bạn nên để là DCM phụ thuộc vào trọng thiết kế của bạn, Ahmad,

 

[ep20k]

[B = sheik_vb] Bạn có thể sử dụng sản lượng CLKFX DCM [/b] Tôi không nghĩ như vậy. XC2S200 có DLL, không DCM. ep20k

 

[telga]

Hi 42karim, Có một cái nhìn vào kịch bản perl có tại: http://fractional-divider.tripod.com/ Telga

 

[wiztronix]

làm thế nào để làm Verilog từ một kịch bản perl? , wiztronix

 

[ep20k]

[B = wiztronix làm thế nào để làm Verilog từ một kịch bản perl [/b] Nhìn vào kịch bản fracn09.pl trong fracn09.zip từ http://fractional-divider.tripod.com/ Có lẽ một sự khởi đầu: Cảm ơn Telga gợi ý này: D ep20k

 

[42karim]

[B = rfmw] DDS thuật toán: [/b] Vâng, tôi đã serched cho DDS thuật toán, ..... nhưng đi qua IC khác nhau mà sử dụng công nghệ DDS ...... một số một có thể cho tôi biết nếu tôi có thể thực hiện thuật toán này trên FPGA! Một điều chắc chắn là ..... sử dụng DDS, chúng ta có thể tạo ra bất kỳ frequecy khoảng 1/3 của các tần số tinh thể với độ chính xác đến 1 Hz trong một số trường hợp! , Karim

 

[telga]

42karim, Nhìn @ bài viết đầu tiên của tôi về chủ đề này. Các kịch bản perl có thể tạo ra mã U VHDL những người làm công việc yêu cầu. Ví dụ: fracn09.pl perl-v-f chia 100e6 10.23e6 chia module kép sẽ đạt được một máy phát điện 0 lỗi Hz. Tất cả các đặc điểm được nhúng trong tập tin được tạo ra. Nếu bạn chưa có một thông dịch perl, cho tôi một tin nhắn và tôi xuất bản các mã được tạo ra. Telga

 

[IBO]

Harmonic máy phát điện

 

[echo47]

Cuộc thảo luận này là một vài tuần, nhưng ... Nếu bạn đang sử dụng Xilinx ISE, nó bao gồm perl: xilperl.exe. Kỹ thuật chia phân đoạn tạo ra jitter có thể là không mong muốn cho các ứng dụng. Kỹ thuật DDS có thể tạo ra một đồng hồ jitter thấp tốt đẹp, nhưng nó đòi hỏi một DAC bên ngoài, bộ lọc thông thấp, và so sánh. Bạn có thể chọn chiều rộng ắc quy để đạt được tần số độ phân giải bất cứ điều gì bạn cần, hoặc bạn có thể sử dụng một modulo hoặc ắc-nhị phân để có được một tỷ lệ tần số chính xác.

 

[lianghs]

Nếu bạn không quan tâm về giai đoạn và quy mô, bạn có thể sử dụng một truy cập để làm điều đó. Nếu một chiếc đồng hồ chính xác phải được tạo ra để thúc đẩy việc thiết kế, bạn đã tốt hơn một bộ dao động khác.

 

[global]

Hi, Bạn có thể sử dụng đầu ra DCM. 100 * M / N = 10,23. Nếu M = 4, N = 39 sau đó bạn sẽ nhận được khoảng 10,25.

 

[dll_embed]

Nếu một jitter 1.15M là trong mức độ chịu đựng của bạn, sau đó một truy cập đơn giản sẽ có thể sản xuất một cách chính xác đồng hồ yêu cầu.

 

[sp3_kapil]

DDS thuật toán?