làm thế nào để tăng tiến độ sau đây?

C

CRISP

Guest
có một báo cáo thời gian của synopsys đúng giờ vàng.
************************************************** ***********
Startpoint: xt_aclk (đồng hồ nguồn 'xt_aclk')
Endpoint: ad_a_ad (đầu ra cổng tốc độ của xt_aclk)
Path Group: xt_aclk
Loại đường dẫn: tối đa

Điểm Incr Path
-------------------------------------------------- -------------
đồng hồ xt_aclk (thuộc cạnh) 7,50 7,50
xt_aclk (in) 0,00 7,50 f
ADMX / xt_aclk (ad_mux) 0,00 7,50 f
admx/U1/z (mx21d3) 0,41 7,91 r
ADMX / ad_a_ad (ad_mux) 0,00 7,91 r
ad_a_ad (trong) 0,00 7,91 r
dữ liệu thời gian đến 7,91

đồng hồ xt_aclk (tăng cạnh) 15,00 15,00
mạng chậm trễ đồng hồ (lý tưởng) 0,00 15,00
đầu ra bên ngoài chậm trễ -11,00 4,00
dữ liệu cần thời gian 4,00
-------------------------------------------------- -------------
dữ liệu cần thời gian 4,00
dữ liệu thời gian đến -7,91
-------------------------------------------------- -------------
slack (vi phạm) -3,91
************************************************** ***********

Startpoint là tăng xt_clk, Endpoint là rơi xuống cạnh Tuy nhiên do xt_aclk.

làm thế nào để cải thiện nó?

hiện nó đã có tác dụng gì?

 
đồng hồ xt_aclk (tăng cạnh) 15,00
đầu ra bên ngoài chậm trễ: -11,00
dữ liệu cần thời gian: 4,00
--------------------------------------------------
Startpoint: đồng hồ xt_aclk (thuộc cạnh): 7,50
--------------------------------------------------
Không có cách nào để tối ưu hóa đường dẫn này để đáp ứng thời gian!

Vì sự chậm trễ, ngay cả con đường không, các dữ liệu không thể đến 4,0 ns.
--------------------------------------------------

Kiểm tra những điều sau đây:
1) đúng con đường?(Mùa thu - tăng>, có thể?)
2) Giá trị sản xuất chậm trễ bên ngoài (thực sự cần 11 ns)
3) chu kỳ con đường duy nhất?
-------------------------------------------------- -

Nếu tất cả ở trên là đúng sự thật, sau đó có thể bạn cần một phần đường ống này.
==> Insert một tăng cạnh Flip-Flop trước khi điểm cuối.
Sau đó, con đường thời gian sẽ trở thành:
đường dẫn # 1 thuộc -> tăng
7,5 ns - dữ liệu> cần thời gian = (15ns - thư viện thiết lập thời gian)
Có ~ 1 / 2 chu kỳ (7.5ns) sử dụng.
# 2 đường dẫn lên -> tăng
0ns - dữ liệu> cần thời gian = (15ns - 11ns) = 4 ns
Có ~ 4ns để sử dụng.
-------------------------------------------------- -
Tác dụng:
1 chu kỳ thời gian trễ hơn.

 
joe2moon đã viết:

đồng hồ xt_aclk (tăng cạnh) 15,00

đầu ra bên ngoài chậm trễ: -11,00

dữ liệu cần thời gian: 4,00

--------------------------------------------------

Startpoint: đồng hồ xt_aclk (thuộc cạnh): 7,50

--------------------------------------------------

Không có cách nào để tối ưu hóa đường dẫn này để đáp ứng thời gian!Vì sự chậm trễ, ngay cả con đường không, các dữ liệu không thể đến 4,0 ns.

--------------------------------------------------Kiểm tra những điều sau đây:

1) đúng con đường?
(Mùa thu - tăng>, có thể?)

2) Giá trị sản xuất chậm trễ bên ngoài (thực sự cần 11 ns)

3) chu kỳ con đường duy nhất?

-------------------------------------------------- -Nếu tất cả ở trên là đúng sự thật, sau đó có thể bạn cần một phần đường ống này.

==> Insert một tăng cạnh Flip-Flop trước khi điểm cuối.

Sau đó, con đường thời gian sẽ trở thành:

đường dẫn # 1 thuộc -> tăng

7,5 ns - dữ liệu> cần thời gian = (15ns - thư viện thiết lập thời gian)

Có ~ 1 / 2 chu kỳ (7.5ns) sử dụng.

# 2 đường dẫn lên -> tăng

0ns - dữ liệu> cần thời gian = (15ns - 11ns) = 4 ns

Có ~ 4ns để sử dụng.

-------------------------------------------------- -

Tác dụng:

1 chu kỳ thời gian trễ hơn.
 
Bạn có thể cho biết thời điểm được đáp ứng hay vi phạm chỉ từ báo cáo:
slack (vi phạm) -3,91
Thời điểm ==> là "vi phạm"!
-------------------------------------------------- ---------------------
Nếu thời gian được đáp ứng, sau đó bạn sẽ thấy những báo cáo như
slack (MET) Positive_Slack_Value
-------------------------------------------------- ---------------------

Sai đường dẫn hoặc đường dẫn có đúng không?
Chỉ có bạn mới có thể hiểu được nó.(Từ spec / RTL code)
-------------------------------------------------- ---------------------
Cú pháp:
set_false_path [-từ start_point] [-to end_point]
Để cụ thể hơn, chỉ cần gõ
> Người đàn ông set_false_path

 
joe2moon đã viết:

Bạn có thể cho biết thời điểm được đáp ứng hay vi phạm chỉ từ báo cáo:

slack (vi phạm) -3,91

Thời điểm ==> là "vi phạm"!

-------------------------------------------------- ---------------------

Nếu thời gian được đáp ứng, sau đó bạn sẽ thấy những báo cáo như

slack (MET) Positive_Slack_Value

-------------------------------------------------- ---------------------Sai đường dẫn hoặc đường dẫn có đúng không?

Chỉ có bạn mới có thể hiểu được nó.
(Từ spec / RTL code)

-------------------------------------------------- ---------------------

Cú pháp:

set_false_path [-từ start_point] [-to end_point]

Để cụ thể hơn, chỉ cần gõ

> Người đàn ông set_false_path
 
Điểm bắt đầu là đồng hồ chính nó (xt_aclk) vì vậy nó là một phần của CTS và trong tổng hợp logic này nên được đặt như là một con đường sai lầm.

 
efundas đã viết:

Điểm bắt đầu là đồng hồ chính nó (xt_aclk) vì vậy nó là một phần của CTS và trong tổng hợp logic này nên được đặt như là một con đường sai lầm.
 
đó là một chu kỳ nửa path.pls tham khảo spec đầu ra của bạn, nó có vẻ không hợp lý!

 
Tôi đồng ý với "efundas" về con đường đầu tiên.
Đối với con đường thứ hai, bên ngoài có vẻ chậm trễ đầu ra quá cao.

 
Hi Crisp
ur tập trung vào các báo cáo slack tại sao không nhìn @ mã nguồn tự có thể được ai đó có thể đi lên với những ý tưởng tốt.
u có thể thử biên dịch cực để có được kết quả tốt nhất.
nếu u có số học trong điều hành mã ur ware thiết kế thư viện nền tảng sử dụng và biên dịch u có được kết quả tốt hơn.
nếu u có thể post code ur trên đây có lẽ ai đó có thể giúp đỡ.

vô
srinivas

 
CRISP đã viết:

có một báo cáo thời gian của synopsys đúng giờ vàng.

************************************************** ***********

Startpoint: xt_aclk (đồng hồ nguồn 'xt_aclk')

Endpoint: ad_a_ad (đầu ra cổng tốc độ của xt_aclk)

Path Group: xt_aclk

Loại đường dẫn: tối đaĐiểm Incr Path

-------------------------------------------------- -------------

đồng hồ xt_aclk (thuộc cạnh) 7,50 7,50

xt_aclk (in) 0,00 7,50 f

ADMX / xt_aclk (ad_mux) 0,00 7,50 f

admx/U1/z (mx21d3) 0,41 7,91 r

ADMX / ad_a_ad (ad_mux) 0,00 7,91 r

ad_a_ad (trong) 0,00 7,91 r

dữ liệu thời gian đến 7,91đồng hồ xt_aclk (tăng cạnh) 15,00 15,00

mạng chậm trễ đồng hồ (lý tưởng) 0,00 15,00

đầu ra bên ngoài chậm trễ -11,00 4,00

dữ liệu cần thời gian 4,00

-------------------------------------------------- -------------

dữ liệu cần thời gian 4,00

dữ liệu thời gian đến -7,91

-------------------------------------------------- -------------

slack (vi phạm) -3,91

************************************************** ***********
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top