Làm thế nào để sửa chữa lỗi đa nguồn mã trong Verilog?

[andrew257]

hi tất cả, tôi tiếp tục nhận được một thông báo lỗi khi tôi cố gắng để biên dịch mã Verilog của tôi. nó đề cập đến một nguồn đa. Bây giờ tôi có thể nhìn thấy nơi mà các lỗi xảy ra nhưng tôi không biết làm thế nào để sửa chữa nó. về cơ bản tôi có các kết quả đầu ra của 3 mô-đun kết nối với các đầu vào trên cùng một mô-đun khác. ví dụ như output1 ----------| output2 ----------|----------- input1 output3 ----------| có đi xung quanh này? nhờ

 

[FvM]

Một cách xung quanh sẽ xem xét những gì bạn cố gắng để đạt được. Các cấu trúc được thể hiện là hợp lý không thể. Khi di chuyển theo ba hướng simultanously.