làm thế nào để phân tích những thời điểm chốt?

[bendrift]

ý nghĩa của vay trong thời gian chốt là những gì?
thk

 

[Nitu]

Hi ..
Trong thiết kế pipelined với chốt chúng tôi sử dụng thường được sử dụng hệ thống đồng hồ 2 giai đoạn.Nó có thể xảy ra rằng ở miền đồng hồ của sự chậm trễ logic thì ít mà Tcycle / 2.Vì vậy, bây giờ thực tế rằng logic trong lĩnh vực đồng hồ một số khác có thể sử dụng thêm thời gian để evalute logic.
Điều này được gọi là thời gian vay.
Bạn có thể tham khảo skew khoan dung, thiết kế vi mạch của David Harris cho bất kỳ làm rõ ..

Tôi hy vọng điều này sẽ giúp bạn ..

 

[bendrift]

u sẽ gửi lên một số giấy để tham khảo?
thank u

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

 

[dBUGGER]

bendrift đã viết:

u sẽ gửi lên một số giấy để tham khảo?

thank u
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />

 

[bendrift]

nó có nghĩa là trong giai đoạn đường ống dẫn kép chốt thiết kế, chúng tôi có thể sửa đổi các mối quan hệ của giai đoạn đầu tiên và lần thứ hai chốt chốt để làm việc vay đồng hồ, thời gian vay.
là nó phải không?

 

[stephens_forest]

Tôi thiết kế hệ thống kỹ thuật số với DFFs, không sử dụng chốt,

Trong thiết kế dff, nếu một hàm được thực hiện bởi

một cấu trúc pipelined, chúng tôi có thể di chuyển một số combinational

logic giữa DFFs liền kề để cân đối thời gian và

lấy tần số hoạt động cao hơn, điều này được gọi là thời gian

vay.di chuyển một số logic trong đường dẫn chậm

những con đường nhanh hơn.chậm hơn con đường mượn một thời gian

từ đường dẫn nhanh hơn.

tốt nhất rehards
bendrift đã viết:

ý nghĩa của vay trong thời gian chốt là những gì?

thk

 

[bendrift]

trong dff, là nó gọi retiming?