làm thế nào để nhận ra điều này bằng cách sử dụng loại đường ống Acceldsp?

[totohaha]

Tôi bây giờ sử dụng Xilinx AccelDSP để chuyển đổi mã MATLAB của tôi vào FPGA.Tôi đến
qua các vấn đề sau đây.Ai có thể cho tôi biết làm thế nào để nhận ra những điều sau đây
loại parellism sử dụng AccelDSP?

Desgin_script%
cho n = 1: NUMSAMPS
Gọi% thiết kế chức năng
outdata = design_func (indata );
kết thúc

rst_data = desgin_func (param_data)
(
y = sub_desgin_func1 (x);% chi tiêu 5 chu kỳ clock
z = sub_design_func2 ;% chi tiêu 10 đồng hồ chu kỳ
)

Như trình bày ở trên, cung cấp indata design_script như kích thích để design_func này.
các caculate design_func y dựa trên đầu vào x, sau đó caculate z trên cơ sở y,
nguồn cấp dữ liệu kết quả cuối cùng là z outdata này.Như bạn có thể thấy rằng, mặc dù toàn bộ design_func
dành 15 chu kỳ đồng hồ, sau 5 chu kỳ đồng hồ đầu tiên, trở nên nhàn rỗi và sub_design_func1
có sẵn mà có thể được feeded với indata tiếp theo, và như vậy.Vì vậy, làm thế nào để nhận ra đường ống
trong trường hợp này để mọi sub_design_func trong công tác design_func simutanously?