Làm thế nào để nâng cao tần số của lõi DSP với FPGA stratix?

S

smartwang

Guest
Tôi đã thực hiện một lõi dsp vào Altera FPGA stratix. Nhưng tôi thấy nó chỉ có thể chạy 30MHz, Làm thế nào tôi có thể nâng cao frequnecy của nó? và nhiều nói chung?
 
cố gắng sử dụng khuếch đại từ synthesys synplicity presission ot từ người cố vấn để tối ưu hóa thiết kế rtl của bạn. bạn cũng có thể sử dụng flor planer trong chế độ hướng dẫn sử dụng để giảm các đường dẫn quan trọng. nó là công việc guss mà có thể cung cấp cho bạn kết quả tốt. bắp chân
 
FPGA làm u chọn? U đặt đồng hồ ur toàn bộ pad đồng hồ? Kiểm tra và xây dựng lại dự án ur.
 
Hi, Nếu bạn có thể gửi cho tôi ur dsp lõi rtl có lẽ tôi có thể giúp bạn. Bởi vì tốc độ cũng là quyết định phong cách mã hóa ur! -Nand_gates
 
có lẽ bạn có thể thay đổi phong cách của bạn mã hóa cho thiết bị Altera, và bạn có thể sử dụng logiclock quartusii để tăng tần suất hoạt động. [Quote = smartwang tôi đã thực hiện một lõi dsp vào @ ltera FPGA stratix. Nhưng tôi thấy nó chỉ có thể chạy 30MHz, Làm thế nào tôi có thể nâng cao frequnecy của nó? và làm thế nào nói chung [/quote]
 
Bạn nên có một phương pháp đóng cửa thời gian, chủ yếu là nó sẽ phụ thuộc vào bao nhiêu u bỏ lỡ đồng hồ của bạn "sau khi bất cứ điều gì bạn nên sử dụng một phong cách mã hóa tốt phương pháp" cây gậy với cuốn sách hướng dẫn phương pháp tái sử dụng "trừ khi thiết kế của bạn có các sự kiện không đồng bộ không thể tránh khỏi. Nói chung, bạn có thể đáp ứng thời gian của bạn theo kết quả tốc độ đồng hồ với tỷ lệ yêu cầu tốc độ đồng hồ: một số lần nó có thể được giải quyết với việc áp dụng nỗ lực nhiều hơn về cải cách hành chính ", chăm sóc các kết quả cải cách hành chính luôn luôn là 10% ít hơn so với whatyou sẽ nhận được trên phần cứng", 10% này có thể được thực hiện với nỗ lực cao hơn ngang vượt qua nhiều cải cách hành chính. nếu bạn bị mất với 20% đến 75% u có thể áp dụng các hạn chế thời gian con đường quan trọng, phân tích thời gian tĩnh cho thiết kế "con đường quan trọng", kiểm tra thiết kế mô-đun của bạn trong cải cách hành chính, áp dụng vị trí hạn chế "floorplanning", rgister sao chép fanout lớn, tổng hợp công cụ nỗ lực và hạn chế thời gian toàn cầu, hãy xem xét một số kênh cung cấp. nếu bạn bị mất nó rất nhiều, tức là bạn muốn có một 100 MHz và bạn nhận được 30 trên 100%, sau đó tôi tin rằng bạn nên kiểm tra thiết kế hierarchial của bạn, phong cách mã hóa, hạn chế công cụ tổng hợp, xem xét kênh cung cấp cho toàn bộ các mô-đun thiết kế, thay đổi toàn bộ thiết kế.
 
Kiểm tra đường dẫn của bạn quan trọng nhất trong Quartus. Sau đó bắt đầu tối ưu hóa mã của bạn (tức là pipelining), nơi những con đường có liên quan.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top