Làm thế nào để lực lượng một khối VHDL I / O port trong Verilog thợ lặn thử nghiệm

[howardc]

Xin chào tất cả, tôi muốn viết một thợ lặn kiểm tra Verilog. Tuy nhiên, trong thiết kế của tôi, có một khối VHDL. Nếu tất cả các mẫu thiết kế được mã hóa trong Verilog, chúng ta có thể ép buộc một tín hiệu như sau: lực lượng top0.layer1.layer2.output1 = 1'b1; Nhưng làm thế nào để làm gì khi layer2 là một khối VHDL? Nếu ai đó rất quen thuộc với điều này, xin vui lòng giúp tôi, cảm ơn.

 

[nand_gates]

Nếu em sử dụng ncsim sau đó có một cách tìm kiếm với $ nc_mirror. luôn luôn đau đớn để có VHDL và Verilog cùng tồn tại trong môi trường ur của nó!

 

[aji_vlsi]

Hi, [b = howardc] Xin chào tất cả, tôi muốn viết một thợ lặn kiểm tra Verilog. Tuy nhiên, trong thiết kế của tôi, có một khối VHDL. Nếu tất cả các mẫu thiết kế được mã hóa trong Verilog, chúng ta có thể ép buộc một tín hiệu như sau: lực lượng top0.layer1.layer2.output1 = 1'b1; [/b] Nói chung đây là một phong cách khuyến khích sử dụng vũ lực để có được những verifiction thực hiện, trừ trong một số trường hợp góc. Nhưng làm thế nào để làm gì khi layer2 là một khối VHDL? Nếu ai đó rất quen thuộc với điều này, xin vui lòng giúp tôi, cảm ơn. Tùy thuộc vào các giả lập mà bạn sử dụng, các công cụ cung cấp một cách. NC: NC_MIRROR VCS: HDL_XMR MTI: Tín hiệu SPY Aldec: Tín hiệu Agent (hoặc một số điều tương tự). Chúng tôi đã viết một wrapper dài trở lại để giữ lao công cụ mã của bạn độc lập, nhưng chỉ cho một phần "thăm dò", có thể dễ dàng mở rộng tới vũ lực nếu cần thiết, xem: www.noveldv.com / EDA / [probe.tgz / url] HTH Ajeetha, CVC [] url www.noveldv.com

 

[howardc]

hi nand_gates và aji_vlsi, nhờ trả lời của bạn. [B = aji_vlsi] Hi, Phụ thuộc vào các giả lập mà bạn sử dụng, các công cụ cung cấp một cách. NC: NC_MIRROR VCS: HDL_XMR MTI: Tín hiệu SPY Aldec: Tín hiệu Agent (hoặc một số điều tương tự). Chúng tôi đã viết một wrapper dài trở lại để giữ lao công cụ mã của bạn độc lập, nhưng chỉ cho một phần "thăm dò", có thể dễ dàng mở rộng tới vũ lực nếu cần thiết, xem: www.noveldv.com / EDA / [probe.tgz / url] HTH Ajeetha, CVC [] url www.noveldv.com [/ b aji_vlsi] hi, tôi không thể truy cập www.noveldv.com [] url / EDA / [probe.tgz / url]. Nếu tôi muốn chạy các mô phỏng cả NC & VCS, tôi nên sử dụng "tín hiệu SPY"? Bạn có thể cho tôi một ví dụ đơn giản. cho module top.layer1.lasyer2.layer3.signal top/layer1/layer2 được mã hóa trong Verilog. chỉ layer3 là trong VHDL. Cảm ơn rất nhiều.

 

[aji_vlsi]

[B = howardc] aji_vlsi hi, tôi không thể truy cập www.noveldv.com / EDA / probe.tgz . [/B] sẽ sửa chữa sau này. Nếu tôi muốn chạy các mô phỏng cả NC & VCS, tôi nên sử dụng "tín hiệu SPY"? Bạn có thể cho tôi một ví dụ đơn giản. Xin hãy giúp chính mình - đọc DOC tương ứng của họ và họ thậm chí cả tàu ví dụ sẵn sàng thực hiện trong khu vực cài đặt của họ. Ajeetha, CVC www.noveldv.com