Khởi VHDL trong nhịp

[jowong1]

Xin chào, tôi đã tự hỏi nếu có ai đã có kinh nghiệm chạy các tập tin trong môi trường VHDL Cadence. Những gì tôi có nghĩa là, bạn đã viết một số tập tin VHDL trong design.vhd và sau đó supposingly nhập khẩu vào nhịp và nó tạo ra các thực thể và cấu trúc và biểu tượng. Điều này là như xa như tôi có, nhưng sau đó khi tôi cố gắng để mô phỏng nó, tôi gặp phải 2 vấn đề: 1) Tôi không chắc chắn những gì kích thích của tôi là bởi vì VHDL là kỹ thuật số và nếu tôi sử dụng Analog Môi trường, mọi thứ đều tương tự. 2) Nó vẫn nói rằng một cái gì đó như thế này "LỖI: Netlister: không thể rơi vào bất cứ quan điểm được xác định trong danh sách xem:" bóng ma cmos_sch cmos.sch thực thể ahdl veriloga sơ đồ cấu trúc, nhưng ở "cho I4 dụ trong thử nghiệm di động." nhất là các thực thể và cấu trúc cellview là có cho I4 dụ. Tôi đã làm điều gì sai? Cảm ơn

 

[edaguy69]

Sử dụng Cadence LDV.

 

[spweda]

LDV đã không còn được hỗ trợ bởi Cadence. Nó đã được thay thế bởi sắc bén.

 

[gerryhsu]

[B = spweda] LDV đã không còn được hỗ trợ bởi Cadence. Nó đã được thay thế bởi sắc bén. [B /] LDV được gọi là IUS trong phiên bản mới

 

[jowong1]

Xin chào, tôi đã cài đặt gói IUS, nhưng tôi chỉ có thể có vẻ để làm Verilog trong AMSDesigner nhưng không VHDL, nó nói nó không thể xuống đến cellviews mà tôi cụ thể. Từ VHDL có quan điểm như "thực thể" và "hành vi", tôi gắn một trong những khối của tôi đến hành vi kể từ khi nó IS như hành vi quy định, nhưng nó nói nó không thể rơi vào các cellview hành vi. Cách tôi tạo ra quan điểm hành vi là sử dụng VHDL-Trong Nhờ sự giúp đỡ tất cả các