Khởi tạo mảng trong SystemVerilog

[chandan_c9]

Hi All, Tại sao nó không thể để khởi tạo mảng như reg [7:0] mem [0:03] = '{' h0, h1, 2 {'h0}}: nụ cười:

 

[jbeniston]

Bởi vì đó là không có cú pháp pháp lý. Chỉ cần làm: reg [7:0] mem [0:03] = '{' h0, h1, 'h0, h0};

 

[wsong0210]

Tôi nghĩ điều này là bởi vì 2 {'h0} có thể được giao cho một cái gì đó giống như reg [0:03] [7:0] mem chỉ. Nếu bạn đặt [0:03] sau khi phần mềm, bạn phải giao cho một cách riêng biệt.