"Không có tiêu chuẩn sử dụng" của APEX NIOS 2 hội đồng quản trị

[childs]

Tôi đang phát triển một thiết bị dựa trên Internet VHDL cho ASIC thực hiện. Gần đây tôi đã cố gắng để kiểm tra các mẫu thử nghiệm trên FPGA. FPGA có sẵn cho tôi là APEX NIOS 2 hội đồng quản trị. Bằng cách nào đó, mã của tôi không được thiết kế cho các tính năng, megafunctions và những kỷ niệm của hội đồng quản trị và FPGA (20K200EFC484-2X), tôi chỉ sử dụng logic trên chip (đây là những gì tôi có nghĩa là "sử dụng phi tiêu chuẩn" trong tiêu đề, tha thứ cho tôi nếu cụm từ không phù hợp: p). Tôi gặp 2 probs: 1. Chip không có đủ các đơn vị logic, khi tôi thực hiện một phần bộ nhớ như logic thay vì sử dụng bộ nhớ của chip. 2. Ban NIOS, tôi không hiểu FPGA i / o pin kết nối với. Ngày Quartus II của tôi, các chân i / o nằm rải rác ở một vài ngân hàng i / o. Và tôi không biết nơi mà các chân kết nối với hội đồng quản trị NIOS, và làm thế nào tôi nên kết nối trên diễn đàn. Prob 1. được bằng cách nào đó tạm thời tránh là giới hạn kích thước bộ nhớ nguyên mẫu, tuy nhiên tôi nghĩ rằng vấn sẽ phát sinh một lần nữa như tôi tiếp tục dự án thành 2 giai đoạn, nơi mà tôi cần phải thêm vào chức năng của hệ thống. Tôi vẫn còn mới mẻ tại thiết kế VHDL và FPGA. Bất kỳ giúp sẽ được đánh giá cao. Nhờ tất cả

 

[FvM]

Về điểm 1, điều này nghe như bạn xác định bộ nhớ trong logic của bạn mà không thể được suy ra như trên chip RAM, làm cho quý vị yêu cầu một tính năng mà không có sẵn. Điều này có thể là do một chương trình ép xung không phù hợp hoặc gây ra bạn đang đọc địa chỉ bộ nhớ khác nhau cùng một lúc. Bạn nên làm rõ đầu tiên, nếu bạn đang dự định bộ nhớ hoạt động tương thích với bộ nhớ on-chip. Một lựa chọn để đảm bảo việc sử dụng bộ nhớ on-chip để tạo một Megafunction RAM explicitely. Hoặc thực hiện theo các quy tắc cho infering RAM từ mã HDL trong Quartus Cẩm nang. Điểm thứ hai là không rõ ràng với tôi. Bạn cần phải có một tài liệu hội đồng quản trị, làm rõ các bản đồ pin. Ngoài ra NIOS thiết kế ví dụ nên có mặt. Tôi không có bất kỳ tài liệu của hội đồng quản trị cho biết, đã bị ngưng bởi Altera, nhưng nếu bạn bỏ lỡ một cái gì đó, Altera hỗ trợ nên có thể để giúp bạn. Ngoài ra alteraforum là một nơi, một số người dùng có thể có thể biết hội đồng quản trị APEX. PS: Nếu câu hỏi thứ hai chỉ đơn giản có nghĩa là làm thế nào để gán IO chân đến một địa điểm, điều này thường được thực hiện trong trình chỉnh sửa chuyển nhượng hoặc các công cụ Pin Planner với phiên bản gần đây Quartus. Tuy nhiên, bạn cần một tài liệu hội đồng quản trị để biết các bản đồ pin của kết nối và tài nguyên trên tàu. Thông thường, các bản đồ pin có thể được sao chép từ một thiết kế tham khảo, đó là một hình thức có thể đọc được trong * các tập tin QSF dự án và có thể được dán vào một tập tin QSF * (của một dự án khép kín).