Không đồng bộ máy nhà nước VHDL

[venkat_vs2k2]

Xin chào, tôi đang cố gắng để thực hiện một thiết kế vi điều khiển không đồng bộ trong VHDL. Tôi hoàn toàn mới với thiết kế không đồng bộ. Tôi đã đọc một số khái niệm cơ bản về đường sắt duy nhất, đường sắt đôi, gói dữ liệu, yếu tố mullerC vv Tôi đang cố gắng để sử dụng một 4 giai đoạn bó dữ liệu giao thức bắt tay. Tôi đang sử dụng ISim để mô phỏng. Tôi có một mô-đun Chương trình truy cập, một module ROM, và một điều khiển. Mô phỏng của tôi hoàn thành trong 0 lần, mà là khá bình thường. Vì vậy, inorder để xem các dạng sóng, tôi giới thiệu sự chậm trễ Inbetween tín hiệu bắt tay trong mô phỏng. Tuy nhiên, trong quá trình tổng hợp, sự chậm trễ sẽ bị bỏ qua tổng hợp của tôi ISE nếu tôi đúng. Và thực hiện toàn bộ thiết kế sẽ hoàn thành trong 0 lần. Vì vậy, các mối nguy hiểm / ổn định mà tôi có thể mong đợi là gì. Làm thế nào tôi nên vượt qua nó? Ngoài ra, có bất kỳ ví dụ về VHDL máy Nhà nước cho một thiết kế đầy đủ không đồng bộ? Có một thực hành tốt để sử dụng statemachines trong một thiết kế hoàn toàn không đồng bộ? Các ví dụ mà tôi đã thấy cho đến nay, chỉ minh họa các mạch đơn giản với một vài tín hiệu bắt tay. I không nhìn đúng cách? hoặc là cách thuận lợi nhất và được ưa thích nhất để thực hiện một thiết kế không đồng bộ? Xin vui lòng cung cấp một số đầu vào / con trỏ theo hướng này. Sẽ được nhiều hữu ích. Cảm ơn bạn, Venkat.

 

[cks3976]

Đối với bất kỳ thiết kế máy FIFO và Nhà nước, Cummings giấy tờ [url = http://www.sunburst-design.com/papers/] Cliff Cummings, giải thưởng, chiến thắng các giấy tờ Verilog & SystemVerilog - được bao gồm trong Sunburst Thiết kế của Verilog Đào tạo & Đào tạo SystemVerilog các khóa học [/url] là tốt nhất để tham khảo. Hy vọng điều này sẽ giúp