Kết nối giữa MCU và FPGA

D

djnik1362

Guest
hi, cách tốt nhất để kết nối một FPGA với một vi điều khiển (MCU) là gì? Tôi phải sử dụng bộ đệm hay không?
 
Nếu bộ điều khiển và FPGA cả hai công việc trên cùng một điện áp hơn so với u không cần phải có một bộ đệm.
 
[Quote = hallovipin] Nếu bộ điều khiển và FPGA đều làm việc trên cùng một điện áp u dont cần phải có một bộ đệm [/quote]. MCU của tôi là AVR Atmega64 và FPGA của tôi là Xilinx Spartan II. MCU đầu ra là 5 V TTL và FPGA đầu ra là 3,3 LVTTL (tôi đoán). Ý tưởng của bạn là gì? Điều này sai kết nối các thiết bị hai mà không cần bất kỳ bộ đệm? Cảm ơn bạn đã hỗ trợ của bạn.
 
Có u phải sử dụng bộ đệm từ Spartan 2 IO chỉ có thể chịu được một mức độ logic của maimum 4,6 V và kiểm soát tín hiệu từ bộ điều khiển sẽ được 5 V. Thay vì sử dụng một bộ đệm tốt hơn bạn tìm thấy một bộ điều khiển làm việc với 3,3 V. có rất nhiều . Ngoài ra bạn có thể cung cấp 3,3 V để điều khiển ur nhưng sau đó u có để giảm tần số dao động.
 
Không, tôi sẽ nói rằng đầu tiên chúng ta cần phải biết tốc độ bạn cần và comunication bạn đang sử dụng? Tại Texas, bạn có thể tìm thấy một số dịch giả mức độ kép suply nên hoạt động rất tốt .. Hãy xem tại trang web này: Và chọn hai cung cấp dịch Cya
 
Tôi sử dụng khoảng 150 chân của FPGA và kết nối các chân với các thiết bị TTL. Bạn có nghĩa là tôi phải sử dụng phiên dịch cho tất cả các pins? [Size = 2] [color = # 999999] Thêm vào sau khi 33 phút: [/color] [/size] trong datasheet FPGA Spartan II, tôi tìm thấy trong LVTTL có thể cảm nhận lên đến 5.5V như là một cao. Vì vậy, có vẻ như tôi có thể kết nối TTL các thiết bị trực tiếp đến FPGA. Am i có đúng không? [Size = 2] [color = # 999999] Thêm vào sau khi 1 giờ 20 phút: [/color] [/size] Khi chân CPLD kết nối với Microcontrller như đầu ra không có lỗi bởi vì TTL chấp nhận 3,3 V như là một cao. Khi chân CPLD kết nối với Microcontrller như đầu vào, chúng ta phải có xem xét cho điện áp đầu vào tối đa của CPLD. Tôi nghĩ rằng bằng cách sử dụng một điện trở loạt cho các dòng đầu vào của CPLD để giảm mức độ TTL. Tôi cần ý tưởng của bạn. Cảm ơn bạn đã hỗ trợ của bạn.
 
Có bạn là đúng. Những đề nghị trên đã không xem xét thực tế, rằng Spartan II FPGA có khả năng chịu hạn chế đầu vào 5V. Khi các chân I / O kẹp điốt cung cấp 3.3V, bạn có thể cần reistors loạt để giữ cho sự đánh giá đầu vào tối đa hiện hành.
 
[Quote = FvM] Có bạn là đúng. Những đề nghị trên đã không xem xét thực tế, rằng Spartan II FPGA có khả năng chịu hạn chế đầu vào 5V. Khi các chân I / O kẹp điốt cung cấp 3.3V, bạn có thể cần reistors loạt để giữ cho sự đánh giá đầu vào tối đa hiện hành [quote /] Có một lưu ý từ Spartan-II FPGA hướng dẫn: [trích dẫn nội dung bài viết này] Tất cả các miếng đệm bảo vệ chống lại thiệt hại từ phóng tĩnh điện (ESD) và quá điện áp transients. Hai hình thức bảo vệ quá điện áp được cung cấp, cho phép 5V tuân thủ, và điều đó không. Đối với 5V phù hợp, một cấu trúc giống như zener kết nối với đất lượt về khi sản lượng tăng lên đến khoảng 6.5V. Khi tuân thủ 5V là không cần thiết, một diode kẹp thông thường có thể được kết nối với VCCO cung cấp đầu ra, điện áp. Các loại bảo vệ quá điện áp có thể được lựa chọn độc lập cho mỗi pad [/quote] Bạn có thể giải thích cho tôi "5V tuân thủ" trong đoạn trên có nghĩa là gì? Vì vậy, về khoản này có vẻ như là "FvM" là phải. Điốt kẹp miếng đệm đầu vào bảo vệ điện thoại và có vẻ như chúng ta có thể kết nối thiết bị TTL Spartan-II FPGA trực tiếp. Cảm ơn bạn đã hỗ trợ của bạn.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top