Is VHDL wordy vậy?

[presto]

I'm newbie đến VHDL.Tôi đã sử dụng trước khi Verilog.Vì vậy, quan điểm của tôi có thể là sai.

Tuy nhiên, tôi phải khai báo "thành phần" khi sử dụng một thực thể "" "kiến trúc" hai trong một kiến trúc ""?Và nếu nó có được như vậy, nếu những gì trong quá trình phát triển, các thực thể "" cần thay đổi theo thời gian, sau đó tôi phải tự cập nhật các thành phần "" delaration không?

Bất cứ làm rõ được đánh giá cao.

 

[omara007]

u không thể làm bất cứ thay đổi trong thực thể của một phân thành phần ..và có u có phải nhanh chóng các tiểu hợp phần trong comp cấp độ cao hơn.kiến trúc ..

tất cả các u có thể làm là để lại một số tiểu cảng thành phần nổi trong khi instantiated trong một thành phần cấp cao hơn ..

 

[roger]

presto đã viết:

I'm newbie đến VHDL.
Tôi đã sử dụng trước khi Verilog.
Vì vậy, quan điểm của tôi có thể là sai.Tuy nhiên, tôi phải khai báo "thành phần" khi sử dụng một thực thể "" "kiến trúc" hai trong một kiến trúc ""?
Và nếu nó có được như vậy, nếu những gì trong quá trình phát triển, các thực thể "" cần thay đổi theo thời gian, sau đó tôi phải tự cập nhật các thành phần "" delaration không?Bất cứ làm rõ được đánh giá cao.

 

[maestor]

Chào,

Tôi sẽ đề nghị phải có một gói với tất cả các định nghĩa thành phần và sau đó bạn chỉ cần 'sử dụng' nó khi cần thiết.

Vì vậy, bạn thêm ...

thư viện công việc;
work.project_pkg.all sử dụng;
work.project_comps.all sử dụng;

trong tập tin nơi ur sẽ nhanh chóng một thực thể.

-maestor

 

[the_penetrator]

presto nói:
> Trong VHDL - tôi phải khai báo "thành phần" khi sử dụng một thực thể ""
> "Kiến trúc" hai trong một kiến trúc ""?

Đó là quy phạm pháp luật VHDL.Bạn không phải tất cả điều này, mặc dù.Bạn có thể tuyên bố tất cả các thành phần trong một gói "" và bao gồm trong thực thể kiến trúc tập tin mà không cần viết lại tờ khai thành phần.

Tôi tin rằng verbosity đã làm với Ada hoặc possibily với mô hình của elabaration được sử dụng bởi các công cụ biên dịch VHDL.

> Và nếu nó có được như vậy, nếu những gì trong quá trình phát triển, các thực thể "" cần> thay đổi theo thời gian, sau đó tôi phải tự cập nhật
> "Thành phần" delaration không?

Nếu bạn thay đổi các thực thể, bạn thay đổi cổng phân hệ của bạn, để bạn tự nhiên phải cập nhật các thành phần tương ứng là tốt.Tuy nhiên, trong nhiều trường hợp, bạn có thể tái sử dụng thực thể chung kiến trúc bằng cách sử dụng Generics, các thông số trên toàn cầu (trong một gói), tạo ra phát biểu.

Bạn cũng có thể có các kiến trúc khác nhau cho cùng một thực thể, và bạn đặt cho mỗi bản đồ instantiated cảng "" việc thực hiện cụ thể mà bạn muốn với cấu hình "".

Tôi biết nó tiết âm thanh so với Verilog nhưng điều này không nhất thiết phải là một trừ đi.Nhớ lại việc xử lý các loại *** *** xấu trong Verilog, việc thiếu các mảng đa chiều và như thế, và rất lâu.Tất cả những điều này mà SystemVerilog là ăn cắp cánh từ VHDL để sản xuất một Verilog tốt hơn.

Một PLUS lớn của Verilog là sự đơn giản của ngôn ngữ: parsers dễ dàng hơn, các công cụ dễ dàng hơn ....

the_penetratorŠ

 

[Aser]

Rất nhiều những điều mà dường như mơ hồ trong VHDL
phục vụ để tiết kiệm thời gian để tìm kiếm những lỗi trong nhiều trường hợp bình thường.
Thực thể giao diện cũng không.
Bên cạnh đó, tôi muốn VHDL để đăng ký miễn dịch từ nó.

 

[the_penetrator]

Aser: i đồng ý rất nhiều với bạn.

Tôi đã làm Verilog 6 năm trước và bắt đầu Thuê VHDL từ năm 2000.Tôi là một fan hâm mộ VHDL do nhất quán loại của nó và rằng hầu như không Verilog không rõ ràng.

Một Verilog tốt rất có thể sẽ được (là) SystemVerilog vì nó tính năng một số tính năng mới tốt, và rất nhiều những thứ VHDL tốt là tốt.

Nếu sử dụng đúng, VHDL *** *** là lịch sử các ngôn ngữ hệ thống thiết kế đầu tiên.Có lẽ không có khả năng cho mục đích này như SystemC nhưng có rất nhiều nỗ lực đầu của việc sử dụng nó như vậy.Hãy xem các giấy tờ 1992-1997 lịch sử đã đóng góp tại trang web VIUF (tìm kiếm với Google, tôi không gọi lại liên kết).

chúc mừng

the_penetratorŠ

 

[presto]

Thank you guys cho nhập.

Tôi vẫn còn cảm thấy VHDL như vậy ......, Có lẽ tôi đã indulged bởi sự linh hoạt Verilog.

Tuy nhiên, tôi tự hỏi làm thế nào để làm điều này trong VHDL:

Trong Verilog, tôi sử dụng ifdef # ...# endif để làm cho đầu đun mã phù hợp cho cả hai mô phỏng và tổng hợp.Tôi có thể làm điều tương đương trong VHDL?Văn bản cuốn sách nói với tôi một thực thể "" có thể có khác nhau "kiến trúc" cho các mục đích khác nhau.Trong trường hợp này, chỉ đơn giản là những thực thể ""-Bên cho mô phỏng và tổng hợp là khác nhau, mặc dù họ có chức năng giống nhau.Ví dụ, một mô-đun mô phỏng được đầu vào của nó từ một tập tin và một mô-đun đầu vào của nó được tổng hợp từ các chân.Any suggestion?

 

[the_penetrator]

presto nói:
> Tôi tự hỏi làm thế nào để làm điều này trong VHDL:

OK, đi trước.

> Trong Verilog, tôi sử dụng ifdef # ...# endif để làm cho đầu đun mã phù hợp> cho cả hai mô phỏng và tổng hợp.Tôi có thể làm điều tương đương trong
> VHDL?

Có.Với điều kiện phát sinh phát biểu.Thật dễ dàng và mạnh mẽ.Tôi làm việc này rất nhiều (bao gồm hoặc không phải là một mô đun cụ thể, hoặc lựa chọn giữa các phân hệ hoàn toàn khác nhau)

> Văn bản cuốn sách nói với tôi một thực thể "" có thể có khác nhau "kiến trúc" cho
> Mục đích khác nhau.Trong trường hợp này, chỉ đơn giản là những thực thể ""-Bên cho mô phỏng
> Và để tổng hợp là khác nhau, mặc dù họ có chức năng giống nhau.

Chỉ cần các kiến trúc (có thể hoặc có thể không) khác nhau.

> Ví dụ, một mô-đun mô phỏng được đầu vào của nó từ một tập tin và một
> Tổng hợp phân hệ được nhập từ các chân.Any suggestion?

Tôi đã làm điều này với rất nhiều bộ nhớ khởi tạo giảng dạy.Tôi có một chuỗi chung chung và mô phỏng một số mã cụ thể.For i mô phỏng đọc tập tin chỉ định.Để tổng hợp, bạn cần phải loại trừ phần này từ trình biên dịch (với tổng hợp pragmas công cụ) hoặc bạn cũng có thể làm điều này có tạo ra ...Nhưng tôi nghĩ rằng phương pháp đầu tiên là thêm ưa thích ở đây.

Kiểm tra cũng là LPM (thư viện các module tham số) được sử dụng bởi Altera FPGAs.Xilinx cũng có một cái gì đó tương tự.LPM có yếu tố bộ nhớ loadable (tập khởi) cho mô phỏng.Các yếu tố đó được sử dụng để tổng hợp.Cũng trong FPGAs bạn có thể preload những kỷ niệm từ bitstream, nhưng đây không phải là di VHDL.

chúc mừng

the_penetratorŠ

 

[DJ_Dream]

Yeah - VHDL và Verilog là ngôn ngữ khác nhau nhưng với những khái niệm cùng! DJD