P
presto
Guest
I'm newbie đến VHDL.Tôi đã sử dụng trước khi Verilog.Vì vậy, quan điểm của tôi có thể là sai.
Tuy nhiên, tôi phải khai báo "thành phần" khi sử dụng một thực thể "" "kiến trúc" hai trong một kiến trúc ""?Và nếu nó có được như vậy, nếu những gì trong quá trình phát triển, các thực thể "" cần thay đổi theo thời gian, sau đó tôi phải tự cập nhật các thành phần "" delaration không?
Bất cứ làm rõ được đánh giá cao.
Tuy nhiên, tôi phải khai báo "thành phần" khi sử dụng một thực thể "" "kiến trúc" hai trong một kiến trúc ""?Và nếu nó có được như vậy, nếu những gì trong quá trình phát triển, các thực thể "" cần thay đổi theo thời gian, sau đó tôi phải tự cập nhật các thành phần "" delaration không?
Bất cứ làm rõ được đánh giá cao.