High-Order Sigma Delta (đối với DAC) hoặc EF-Sigma Delta

[electronrancher]

Chủ đề là Error-Phản hồi Sigma Delta, đó là một cấu trúc liên kết khá ấn tượng nhưng tôi không thể có được một làm việc! http://web.engr.oregonstate.edu/ ~ kpeter / int_conv.html lý thuyết của ông là nếu bạn có một L-thứ tự sigma đồng bằng vòng lặp, cấu hình thông tin phản hồi lỗi là ổn định khi các bộ cộng L là 1 chuỗi bit rộng. Tôi thấy đây không phải là trường hợp. Sử dụng bất kỳ thứ tự sigma đồng bằng (tôi đã thử 2, 3, và thứ tự thứ 4) nó là khá dễ dàng bùng nổ trong vòng lặp. Trong thực tế, cho đầu vào rất nhiều các lỗi thông tin phản hồi cấu hình không phải là ở tất cả ổn định - tôi tự hỏi nếu có ai đã thực hiện thành công hoặc là một vòng lặp kỹ thuật số thứ tự 4 hoặc thứ tự bất kỳ vòng lặp lỗi phản hồi. Chuyển giao các chức năng của tôi là như sau (tôi sẽ viết tắt z-3 có nghĩa là z ^ -3) Thứ hai thứ tự: H (z) = 2 * z-1 - z-2 Thứ ba Thứ tự: H (z) = 3 * z-1 - 3 * z-2 + z-3 Thứ tư Thứ tự: H (z) = 4 * z-1 - 6 * z-2 + 4 * z-3 - z-4 Khá strightforward - bất cứ ai làm việc trên các chủ đề này?

 

[borodenkov]

Trước tiên tôi đã không làm việc trên DAC SD Error-phản hồi, tôi thiết kế chỉ SD ADC đó là một câu chuyện khác .. Tuy nhiên tôi đọc bài viết này - ý tưởng có vẻ là khá dễ dàng. Bạn đang sử dụng để Lth khác biệt cho các vòng lặp EF. Các tác giả cũng sử dụng thứ tự 4 sự khác biệt trong ví dụ # 1. Đối với đầu vào mà bạn đã nhận được cấu hình không ổn định? Câu hỏi khác là - làm thế nào bạn mô phỏng nó (Shreier của gói cho Matlab hoặc smth khác?). Viết thêm về mô phỏng của bạn - có lẽ tôi sẽ có thể cung cấp cho bạn một số gợi ý ..

 

[farrokhiyan]

Hi, Tôi cũng thiết kế một cấu trúc thứ tự 2 EF bằng VHDL. Tôi đã đọc lý thuyết của ông Peter và tôi đồng ý với bạn. Tôi không chắc chắn được nêu ra. Các cấu trúc cho thấy tràn adders nhưng tôi không có bất kỳ ý tưởng về sự ổn định. Tôi nghi ngờ cho đúng thiết kế của tôi.