Hierarchy của SystemC nhúng trong Verilog

[gerdemb]

Tôi chỉ mới bắt đầu làm việc với các đồng tác mô phỏng Verilog và SystemC trong VCS và tôi có một câu hỏi cơ bản.Nếu tôi thay thế một module Verilog với một mô hình SystemC với hệ thống phân cấp cùng tôi có thể tiếp tục sử dụng bất kỳ tài liệu tham khảo chéo Verilog-đun đó được thăm dò vào Verilog không?

Ví dụ: nếu tôi thay thế adder Verilog module với một phiên bản SystemC với cùng một hệ thống phân cấp chính xác, sẽ là test1 và test2 tập làm việc hay để tôi chỉ có quyền truy cập vào các chân của module?Điều gì nếu các bài tập đã được thay đổi để các lực lượng (ie. lực adder_0.foo 1'b0).

Nhờ sự giúp đỡ nào!

Chúc mừng,
Bến

module exu (...);
...
adder adder_0 (...);
test1 = adder_0.foo;
test2 = adder_0.dff_0.Q;
endmodule

module adder (...);
Dây foo;
dff dff_0 (...)
endmodule

module dff (...);
...
Dây Q
endmodule

 

[xuanzhu]

Tôi nghĩ bạn không thể làm cho nó, bởi vì khi làm co-mô phỏng, vcs tạo ra một wrapper mà chỉ bao gồm các tín hiệu cổng cho một mô-đun SystemC, và bạn chỉ có thể truy cập các cảng của module.Tuy nhiên, bạn có thể xây dựng một số cảng gỡ lỗi trong một mô-đun sc và kết nối chúng với các tín hiệu nội bộ.