[HELP] DC vấn đề tổng hợp

[david2006]

khi tôi sử dụng DC để tổng hợp một mô-đun đầu: module TOP (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...); ... endmodule sau khi tổng hợp: các module trở thành: module TOP (port1, port2, Port3 ,...); ... endmodule DC đã thay đổi port_names đầu! Tôi muốn bảo toàn port_name cũ sau khi tổng hợp. Để nó sẽ được thuận tiện để mô phỏng. Liệu nó có tồn tại DC lệnh để bảo tồn port_name? Cám ơn rất nhiều.

 

[stevepre]

vấn đề là, các cổng cho TOP của bạn là một phần lựa chọn của một vectơ, mà thực sự là không tốt trong Verilog. Vì vậy, các công cụ tổng hợp tự động thay đổi nó để được một định dạng thân thiện hơn. Tại sao bạn có loại cổng ở nơi đầu tiên?

 

[funzero]

DC có một change_name_rules lệnh. bạn có thể tham khảo.