hai-2003

L

lsa1961

Guest
Có ai sử dụng NIOS-core (@ ltera)?
Ý kiến của bạn, xin vui lòng!

 
versatil

Tôi thích nó và nó hoạt động tốt

U có thể đặt bất kỳ thiết bị ngoại vi U muốn (nếu Ur FPGA có đủ chỗ học)

U người chọn amout RAM, ROM, nbr của UART, SPI, timer, IO ...
U có speciale ngoại vi liên kết với SRAM, FLASH ....

Và bạn có thể viết Ur peripherale chính vi mô trong hoặc ngoài của các NiOS, nhưng các chip wihtin hoặc hơn nữa offchip (như bên ngoài ROM đó, ... hoặc ADC)

tốt, tôi thích nó rất nhiều

Tôi sử dụng nó trên một APEX20K600E và cho thời điểm này tôi sử dụng:
16K ROM (nơi mà tôi đặt mã của tôi)
8K RAM
1 UART
1 32bits PIO
1 9 bit, PIO
2 4-bit PIO
2 2bits PIO

Nhưng tôi sẽ đặt một UART khác và một số phụ IO

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />Cũng trong resuming: nó thật sự vui nhộn và versatil

 
tôi đồng ý với các văn bản nói trên.cũng, @ ltera đã giảm các giải thưởng cho các hội đồng developement.

 
Bình thường, bạn có thể không synthesise của bạn nios-vhdl/verilog-design sau khi bạn biên dịch nó trong synplify.này là bởi vì xây sopc đặt cấp độ thấp,
kiến trúc nội dung cụ thể trong vhdl / verilog mà synplify sai dịch.
một giải pháp đơn giản là thay đổi mục tiêu điện thoại trong sopc xây vào flex10ke.
sau đó bạn sẽ có thể biên soạn và synthesise mà không có bất kỳ vấn đề!

hạnh phúc nios-ing!
DDR

 
Wxcuse tôi, nhưng tôi có thể biết được những NIOS-core

 
Hi donadon,

Xem trang này để hiểu thêm

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />http://www. @ ltera.com / sản phẩm / thiết bị / nios / nio-index.html? xy = hp2_nhp

 
hi tất cả mọi người
bao nhiêu nơi / cửa hiện nó sử dụng?
Tôi đặt hàng các UP2 với một flex10k70 là nó có thể được sử dụng một phiên bản tối thiểu nios về nó?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Câu hỏi đã giải đáp" border="0" />EDIT: i useless câu hỏi được tìm thấy trong các câu trả lời sâu của altera =)
cho những ai quan tâm ở đây là ...
http://www.altera.com/literature/an/an178.pdf
@ -> một

cảm ơn
dsp_

 
1500 đến năm 2000 về lý yếu tố cho thiết kế đơn giản, NiOS

Tôi có một câu hỏi mà sử dụng nó,

Tôi đã xác định một ROM (từ 0x0000 đến 0x3FFF) và một bộ nhớ RAM (từ 0x4000 đến 0x4FFF)

Tuy nhiên, trong phần vững nios, khi tôi làm đơn giản, malloc (), nó resturn tôi một trỏ trên khu ROM: yên tĩnh lạ không phải là nó?

hiện có ai đã gặp lỗi này?

Nếu vậy, làm thế nào tôi có thể sửa nó

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />(FAE tôi thật sự hiểu vấn đề của tôi)

plz help

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Cười" border="0" />THX

 
I'm thanking của tất cả các câu trả lời cho bạn.
Một trong những chi tiết câu hỏi.
Điều gì làm cho bạn sử dụng trên-chip gỡ lỗi của các NIOS dựa trên hệ thống của bạn?
@ ltera
của giải pháp: ByteBlasterMV tải cáp RedHat
của dòng lệnh debugger.
Sẽ làm việc tốt không?
Tôi cần trong FS2
của giải pháp:-mục tiêu trong hệ thống Analyzer Accelerated Công nghệ
của mã | phòng thí nghiệm công cụ Debug?
Thảo luận này, xin vui lòng.

 
lsa1961 đã viết:

I'm thanking của tất cả các câu trả lời cho bạn.

Một trong những chi tiết câu hỏi.

Điều gì làm cho bạn sử dụng trên-chip gỡ lỗi của các NIOS dựa trên hệ thống của bạn?

@ ltera của giải pháp: ByteBlasterMV tải cáp RedHat của dòng lệnh debugger.

Sẽ làm việc tốt không?

Tôi cần trong FS2 của giải pháp:-mục tiêu trong hệ thống Analyzer Accelerated Công nghệ của mã | phòng thí nghiệm công cụ Debug?

Thảo luận này, xin vui lòng.
 
Tôi giả sử bạn đã không kiểm tra xem trang web
của @ ltera .. nếu không bạn sẽ có những đánh giá được tìm thấy liên kết tải xuống:

https: / / www. ltera.com/support/software/download/nios2/dnl-nios2_v1.0.jsp @

 
Nios lõi linh động, để được cấu hình trong sopc xây.Mỗi thành phần của chính có thể được nạp lại và dành riêng cho các ứng dụng thiết kế.Các mã nguồn của Nios có thể được nhìn như là 3,1. V hoặc. Vhd, nhưng bắt đầu Nios II, mã nguồn của cpu.v hoặc cpu.vhd đã được mã hóa.Bạn cần phải trả thêm tiền để tạo ra đầy đủ. Sof tập tin, thay vì một thời gian giới hạn trong tập tin.

 
DDR đã viết:

Bình thường, bạn có thể không synthesise của bạn nios-vhdl/verilog-design sau khi bạn biên dịch nó trong synplify.
này là bởi vì xây sopc đặt cấp độ thấp, kiến trúc nội dung cụ thể trong vhdl / verilog mà synplify sai dịch.

một giải pháp đơn giản là để thay đổi các mục tiêu điện thoại trong sopc xây vào flex10ke.

sau đó bạn sẽ có thể biên soạn và synthesise mà không có bất kỳ vấn đề!nios-ing vui vẻ!

DDR
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top