hai đồng hồ, làm thế nào để tìm hiểu đó là tần số cao hơn?

[littlefield]

hai đồng hồ, là một trong những clocka, khác clockb tôi không biết các tần số trong số họ, nếu tần số của clocka cao hơn của clockb, đầu ra là '1 'làm thế nào để thực hiện nó trong Verilog?

 

[Old Nick]

đếm các cạnh ngày càng tăng của đồng hồ mỗi. Đầu tiên để đạt được một số cài đặt trước là cao nhất tần số. Có thể có những cách khác, nhưng nên hoạt động, và nếu bạn biết những điều cơ bản của Verilog, nó phải được dễ dàng để mã.

 

[littlefield]

là đăng ký đầu ra hoặc đầu ra kết hợp? nếu đăng ký đầu ra, đồng hồ, tôi nên chọn? nếu đầu ra kết hợp, nó có trục trặc

 

[lordsathish]

Hi ... nghĩ rằng giải pháp của tôi có thể được đơn giản ... có một truy cập n-bit cho cả các đồng hồ ... bắt đầu cả các quầy tại cùng một thời gian ... bất cứ khi nào tràn xảy ra trong bất kỳ một trong các thiết lập lại truy cập cả các quầy ... colck dẫn đến tràn là nhanh nhất ... tràn này có thể được sử dụng để thiết lập một flip-flop để đồng hồ nhanh hơn sẽ được biết đến cho đến khi tràn khác xảy ra ...

 

[master_picengineer]

Lordsathish ý tưởng tốt đẹp, nhưng bạn không nghĩ rằng THS giải pháp là một giải pháp tiêu thụ rất nhiều khu vực?

 

[lordsathish]

[Quote = master_picengineer] Nice ý tưởng lordsathish, Nhưng bạn không nghĩ rằng giải pháp THS là một giải pháp tiêu thụ rất nhiều khu vực [/quote] là có một cách tốt hơn mà tiêu thụ thấp hơn khu vực ...?

 

[ftfs2002]

Méthode đơn giản nhất là sử dụng các máy dò giai đoạn

 

[laststep]

tạo 2 truy cập, số lượng truy cập cho đến 10 (hoặc một số số, nhưng phải lớn hơn 2 bởi vì 2 đồng hồ có thể không triger tại cùng một thời điểm) và sau đó so sánh giá trị 2 ngõ ra quầy để xác định đó có 1 là lớn hơn. nếu (clka'event và clka = 1) sau đó cntra