Hạn chế tiêu cực thay thế bằng 0 là gì?

[wls]

Xin chào. Tôi sử dụng vcs để chạy mô phỏng cổng với backannotate sdf, và có tin nhắn yêu cầu + neg_tchk. Sau đó tôi thêm + neg_tchk cho kịch bản testbench của tôi, nhưng có "Cảnh báo SDF: tiêu cực giới hạn thay thế bằng 0". Tôi kiểm tra Verilog mô-đun YCDF5, và nó có $ setuphold xây dựng trong đó. Nếu không, nó có thể để xử lý thiết lập tiêu cực? ******** Lỗi trong SDF tb_top.dut.y_reg_0_ thể hiện của mô-đun YCDF5 / alumimos_se.sdf: 453, SDF Lỗi: SETUP nhu cầu tiêu cực + neg_tchk, thay thế bằng 0 ******** SDF Cảnh báo tb_top.dut.y_reg_0_ thể hiện của mô-đun YCDF5: / alu_se.sdf: 453, SDF Cảnh báo: tiêu cực giới hạn thay thế bằng 0, sử dụng $ setuphold trong nguồn Verilog. SDF Cảnh báo tb_top.dut.y_reg_0_ thể hiện của mô-đun YCDF5: / alu_se.sdf: 456, SDF Cảnh báo: tiêu cực giới hạn thay thế bằng 0, sử dụng $ setuphold trong nguồn Verilog. SDF Cảnh báo trong tb_top.dut.y_reg_1_ trường hợp của mô-đun YCDF5:

 

[woodyplum]

Hạn chế tiêu cực thay thế bằng 0 nên được an toàn trong thiết kế mạch, trong khi nó sẽ gây ra không phù hợp giữa các STA và VCS, nếu bạn sử dụng kiểm tra thời gian setupholod trong mô hình của bạn và bật negchek (hoặc một số như thế này trong vcs manuan) chuyển đổi, nó sẽ trở lại annanotated.

 

[wls]

Xin chào woodyplum. Làm thế nào để chúng ta được đảm bảo rằng hạn chế tiêu cực hoặc tiêu cực thiết lập / tổ chức là an toàn trong việc ký kết một mô phỏng thiết kế. Đó là một số điều mà tôi đã cố gắng để tìm thấy câu trả lời? Có bất kỳ mẫu mã có những trường hợp thử nghiệm và giúp xác minh rằng nó là an toàn? Điều gì có thể gây hạn chế tiêu cực? Kính trọng.