giữ thời gian

[A. Anand Srinivasan]

Trong flip-flops tôi nghe nói về thời gian thiết lập và giữ thời gian cho cấp độ kích hoạt D flip-flop
i đã có thể hiểu về thời gian thiết lập nhưng tôi không thể hiểu thời gian giữ một ai đó có thể giải thích nó

 

[verilog_coder]

giữ thời gian là thời gian mà các đầu vào của flip flop phải duy trì nhà nước sau khi các mẫu flip flop.

 

[IanP]

Trích:Một thời gian giữ tích cực cho thấy một thời gian sau khi cạnh tích cực của đồng hồ, một thời gian giữ tiêu cực, trước khi.(thời gian giữ ở pin của chip toàn bộ) =

(giữ thời gian của flip-flop pin dữ liệu)

(Tối đa đồng hồ trì hoãn từ pin chip cho FF pin)

- (Phút dữ liệu chậm trễ từ pin chip cho FF pin)

 

[eda_freak]

đầu tiên của tất cả các cấp độ một kích hoạt thiết bị là một chốt và một cạnh kích hoạt một thiết bị flop-flip .. bây giờ đầu vào cần phải được ổn định cho một thời gian sau khi cạnh đồng hồ để có được sản lượng chính xác .... ul tìm hiểu về điều này nếu u nghiên cứu kiến trúc của một-flip flops ... bây giờ flip-flop được thiết kế có mà thậm chí không có khái niệm về thời gian giữ, họ chỉ có yêu cầu thời gian thiết lập ... u có thể đọc thêm về việc thiết lập và các khái niệm holdtime trong metastability .im gắn một doc vào nó ...
Xin lỗi, nhưng bạn cần phải đăng nhập để xem tập tin đính kèm này