Giới thiệu về mô phỏng các biên soạn netilst của Modelsim

[gaom9]

Chào,
Tôi đã gặp một câu hỏi về việc sử dụng modelsim để mô phỏng các netlist sau khi tổng hợp (biên soạn).
Sau khi sử dụng DC cho việc thiết kế tổng hợp (chỉ có biên mà không có DFT hoặc quá trình khác), tôi được thêm vào sản lượng verilog netlist từ DC, các tế bào std thư viện (tsmc18.v) và testbench để modelsim để kiểm tra xem việc thiết kế có thể tiếp tục chức năng sau khi tổng hợp, nhưng nó không phải là thành công, hầu hết các sản lượng "XXXXX".
FM tôi sử dụng để kiểm tra xem các RTL và netlist sau khi tổng hợp tương đương, và nó là thành công, hai là tương đương.DC không có bất kỳ báo cáo slacks (không tổ chức sửa chữa) và báo lỗi
Tại sao?Có bất cứ điều gì tôi nên chú ý khi mô phỏng netlist này, xin vui lòng?

Có thể có một trong một số lời khuyên cho tôi, xin vui lòng?

Cảm ơn bạn!
Lời chúc mừng tốt đẹp nhất!

 

[shanmugaveld]

kiểm tra thiết lập lại giá trị của các tín hiệu.
u, nếu có bất cứ thành phần bộ nhớ khởi tạo nó ....
tìm thấy nguồn gốc của "XXX".
Nó có thể là do bệnh lao cũng bcoz wont nó phản ánh thực tế như sự chậm trễ trong thời gian HW behaves mô phỏng ..
do đó làm cho CLK chậm trễ trong lao ..

Lời chúc mừng tốt đẹp nhất,
Shanmugavel

 

[gaom9]

Chào, shanmugaveld
Tôi không thêm những tế bào std sự chậm trễ cho mô phỏng.Tôi chỉ cần thêm biên soạn netlist, các kỹ thuật verilog tập tin và thư viện các testbench để modelsim.
Khi tôi làm như mô phỏng, nên tôi thêm các sdf (tạo ra từ DC) để modelsim để có được một kết quả đúng?
Có rất nhiều RAMs và ROM trong thiết kế, mô phỏng và các tác phẩm của các RAMs đã được thêm vào các mô phỏng, các ROM đã được initialized initialized với các tác phẩm tạo ra từ công cụ Artison.
Bạn nói "làm cho CLK chậm trễ trong lao", hiện có nghĩa là thêm một vài sự chậm trễ trong các bệnh lao CLK?Hoặc có thể thay đổi tần số của CLK?

Cảm ơn bạn!
Lời chúc mừng tốt đẹp nhất!

 

[WzWzWz]

Bạn cần phải tìm được gốc X là nơi mà đến từ.và tham gia các giải pháp cụ thể để sửa chữa nó.
Có lẽ CLK,
có thể xfilter,
vv

 

[gaom9]

Cảm ơn bạn, WzWzWz.
Bạn có nghĩa là tôi phải thay đổi để sửa testbench XXX trong biên soạn mô phỏng hoặc sau mô phỏng, là đúng?
Tôi nghĩ tôi phải thêm vào cùng một testbench cho RTL và biên soạn simulations và có cùng một kết quả trước, do đó, như là bảo đảm các chức năng của thiết kế.

Cảm ơn bạn!
Lời chúc mừng tốt đẹp nhất!

 

[shanmugaveld]

Như đã nói của WzWzWz, có những lý do khác nhau, trước tiên bạn cần phải tìm ra nguyên nhân gốc của "XXX '...

nếu đó là vì các đồng hồ u cần phải sự chậm trễ đồng hồ không cần phải thay đổi tần số ..

 

[gaom9]

Chào,
Tôi đã thử nhiều phương pháp để cố định là "XXX", sự chậm trễ lần thứ đồng hồ, thay đổi các thiết lập lại tín hiệu, nhưng "XXX" vẫn còn ở đó.Và khi tôi thay đổi tần số đồng hồ, nguồn gốc của "XXX" sẽ thay đổi.và khi tần số thấp hơn, là "XXX" sẽ đến trễ.Tần số = 100m, là "XXX" tại đến 24 đồng hồ sau khi được đặt lại.Tần số = 50m,
thì "XXX" đi vào khoảng 4500 đồng hồ sau khi được đặt lại.Các tổng hợp tần số là 100MHz và không có slack đó, và trong những đồng hồ,
kết quả là đúng.
Làm thế nào tôi có thể sửa chữa nó?

Cảm ơn bạn!
Lời chúc mừng tốt đẹp nhất!