Giúp tôi xây dựng dao động tổng thể

[skg]

Hi tất cả, tôi rất mới với thế giới của CPLD / FPGA và VHDL. Đối với dự án của tôi, tôi muốn tạo ra 4 tần số đồng hồ (20 MHz 2 nos và 40 MHz 2 nos) từ một TCXO tham chiếu của 80 MHz. Tất cả bốn kênh đầu ra cần phải được giai đoạn phù hợp với nhau và có sự tham khảo TCXO. Ngoài ra các đồng hồ đầu ra cần phải được giai đoạn tiếng ồn thấp (tốt hơn -100dBc/Hz @ 1KHz bù đắp). TCXO của tôi là sóng sin 10 điện dBm (2 Vp-p) có tiếng ồn giai đoạn của -110 dBc / Hz @ 1KHz. 20 MHz kênh đầu ra nên được 1Vp-p (tổng hợp ổ đĩa) và 40 MHz là 5Vp-p (ổ đĩa khác vi điều khiển). Chương trình này cần phải được thực hiện trong CPLD / fpga sử dụng Verilog / VHDL. Bất kỳ đề nghị là đáng. Xin vui lòng cung cấp sơ đồ và mã nếu có thể. Cảm ơn trước. SKG

 

[TrickyDicky]

Những vấn đề cụ thể có bạn đã có cho đến nay?

 

[153rd]

Cách dễ nhất để 'tạo ra' đồng hồ khác nhau là sử dụng một truy cập. Sẽ là một cái gì đó như: if (x <xxxx) sau đó x

 

[lucbra]

Các yêu cầu liên quan đến tương tự hơn so với thiết kế kỹ thuật số. Các bạn đã nghĩ về việc làm thế nào một FPGA / CPLD có thể phù hợp với yêu cầu của bạn không? Một tổng hợp đồng hồ có thể làm công việc cho bạn?