Frequncy nhân trong Verilog

[surajdash]

Là nó có thể tạo ra một số nhân tần số với Verilog có thể được thực hiện trong FPGA? Điều đó có nghĩa là đưa ra một tín hiệu đầu vào của tần số f một mạch có thể được thực hiện để tính toán tần số M * f?

 

[FvM]

Hoặc như là một ADPLL thời gian rời rạc, bạn biết về nó, hoặc sử dụng được xây dựng trong các PLLs phần cứng có sẵn với một số gia đình FPGA.

 

[surajdash]

Thật sự tôi muốn biết làm thế nào tôi có thể tạo ra một tín hiệu có tần số lần M tần số tín hiệu đầu vào trong đó M> 1. Vì vậy, tín hiệu được tạo ra có tần số lớn hơn tần số đầu vào. ADPLL giúp tôi có được một tín hiệu có tần số thấp hơn của tín hiệu đầu vào.

 

[FvM]

ADPLL giúp tôi có được một tín hiệu có tần số thấp hơn của tín hiệu đầu vào

ADPLL có thể đạt được tần số nhân với hệ thống thêm một đồng hồ cao tần số.

 

[surajdash]

Nếu hệ thống của tôi chỉ có một đầu vào và tôi cần phải tạo ra một chiếc đồng hồ bằng cách sử dụng tín hiệu đó. Cũng giống như tôi cần phải tạo ra đồng hồ truy cập K và ID truy cập (DCO) đó là bội số của tín hiệu đồng hồ được đưa ra như là đầu vào.

 

[FvM]

Như đã nói, bạn cần một đồng hồ tần số đầu vào cao hoặc FPGA với phần cứng nội bộ PLL để tạo ra nó.

 

[Iamventure]

Làm cho việc sử dụng các file DLL có thể giúp cho vấn đề của bạn. Có cùng một tín hiệu đi qua vòng trễ để đạt được một tần số cao hơn cho đầu vào. Tôi đã không được tổng hợp, nhưng đã thấy các khái niệm về điều này trong Xilinx.

 

[ravics]

Bạn có thể sử dụng quản lý đồng hồ kỹ thuật số (DCMS) được cung cấp bởi người bán hàng FPGA.

 

[suz_Mta]

Là nó có thể tạo ra một số nhân tần số với Verilog có thể được thực hiện trong FPGA? Điều đó có nghĩa là đưa ra một tín hiệu đầu vào của tần số f một mạch có thể được thực hiện để tính toán tần số M * f?