S
Sink0
Guest
Hi, tôi cần phải tạo ra một nwtwork M-LVDS chạy ở 50-100Mbps. Khi tôi không thể tìm thấy bất kỳ trình điều khiển có thể được đặt để chạy mà mạng multdrop (bất kỳ giao thức và datalink thiết kế với gói biến nhỏ và kích thước (tối đa 256 byte) sẽ là thích hợp) tôi thiết kế một bản thân mình trên FPGA một. Về phía UC / DSP có một 8 / 16 bit giao diện song song và tại M-LVDS đồng hồ được phục hồi với oversampling dữ liệu (sử dụng tăng lên và cạnh mùa thu và đồng hồ một lần thứ hai với 90 giai đoạn mức độ như mô tả trong giấy: http://www.date-conference.com/proceedings/PAPERS/2010/DATE10/PDFFILES/IP2_04.PDF Các câu hỏi fisrt là: Có thể thực hiện oversampling đó trên CPLD một.? Liệu CPLDs có bất kỳ loại PLL hay như thế Thứ hai: Bạn có nghĩ rằng CPLDs sẽ ở lại trên thị trường trong một thời gian dài Hoặc họ sẽ biến mất và sẽ có chỉ FPGA Thứ ba:? Thiết bị này phải có một thực dấu chân nhỏ. Điều tốt nhất tôi tìm thấy là một EP1C3 của Altera, nhưng một trong bất kỳ biết bao lâu là sẽ mất cho đến khi thiết bị này là ngưng? Bất kỳ sugestion sử dụng một CPLD hay FPGA cho thiết kế này, hoặc sugestions của bất kỳ fottprint nhỏ (không có BGA) FPGA của Altera hoặc Xilinx (tôi đã nhận cáp tải về của cả hai và không muốn để có được một hình mới) Cảm ơn bạn.