FPGA Advantage XILINX ISE

[mauriziomontesi]

Hello there.Tôi đã mô phỏng và tạo ra một dự án (Số lượng đơn giản) với Mentor Fpga Advantage với chính xác synt.Bây giờ tôi phải làm ra một. Jed tập tin (chương trình tập tin) cho một xilinx CPLD (XPLA3).Xin vui lòng (tôi mới trong Fpga adv, nhưng tôi phải sử dụng nó, tôi biết khá tốt Xilinx ISE) bạn có thể cho biết tôi làm theo các bước sau để lập trình để tạo ra tập tin?? (Tôi có dự án, bây giờ những gì tôi phải làm gì? ??)
Xin vui lòng giúp tôi
Maurizio