embeded chip từ RTL để GDSII, tổng hợp

[linuxluo]

Hi, Tất cả Bây giờ tôi thiết kế một con chip embeded từ RTL GDSII. Công cụ của tôi là VCS, DC, PT, SE, assura. Một số có thể cho tôi biết làm thế nào để tổng hợp những công cụ này trong dòng chảy thiết kế chi tiết? Đặc biệt là trong floorplan phụ trợ và tuyến đường. ps tôi có thể sử dụng các công cụ.

 

[philewar]

[B = linuxluo] Hi, Tất cả Bây giờ tôi thiết kế một con chip embeded từ RTL GDSII. Công cụ của tôi là VCS, DC, PT, SE, assura. Một số có thể cho tôi biết làm thế nào để tổng hợp những công cụ này trong dòng chảy thiết kế chi tiết? Đặc biệt là trong floorplan phụ trợ và tuyến đường. ps tôi là có thể sử dụng công cụ: [/b] mã hóa trong Verilog, vcs mô phỏng, dc để tổng hợp, pt sta, vcs lại, mô phỏng, se p & r, pt làm sta, vcs để gửi, mô phỏng, assura DRC và LVS sau đó đăng ký!

 

[ntxp]

làm thế nào về dòng chảy tín hiệu thiết kế hỗn hợp con chip? đặc biệt là trên soc thiết kế .. ntxp

 

[philewar]

SOC là một câu chuyện lớn, và tôi phải thừa nhận tôi không rõ ràng về nó. Một số chuyên gia có thể trả lời câu hỏi.

 

[bravobravo]

1. sử dụng ECS ​​hoặc sự gắn kết cho Sóc thiết kế, chúng tôi áp dụng điều này ... nhiều người bạn của tôi làm điều này .. 2. sử dụng sự gắn kết để tạo ra các gia vị tương tự và cửa khẩu cấp netlist HDL kỹ thuật số .. (Nếu khối kỹ thuật số của bạn có netlist gia vị, nó sẽ làm.) 3. sau đó sử dụng nanosim để mô phỏng khối tương tự bằng cách sử dụng chế độ gia vị, kỹ thuật số sử dụng công cụ vcs ... (các công cụ thông tin liên lạc nhau ..) hy vọng câu trả lời này sẽ giúp bạn nhiều hơn ....

 

[yasonwang]

FE hoặc floorplan quản lý để làm floorplan; IE để đặt khối; SE P &R; Voltagestorm hoặc Arcadia để phân tích sức mạnh đường sắt; Celtic để phân tích nhiễu xuyên âm và electromigation;