"Edge không được phép trong con đường mức độ nhạy cảm" trong comp

[jay_ec_engg]

Trong khi biên soạn testbench Verilog của tôi, tôi gettting lỗi "Edge không được cho phép trong con đường cấp nhạy cảm" có thể là lý do?

 

[Big Boy]

Bạn có thể cho một đoạn mã nguồn của bạn? Thật khó để nói mà không nhìn thấy những gì sai. Tôi đoán rằng bạn có, ví dụ, một mức độ nhạy cảm với đăng ký (tức là mức độ nhạy cảm chốt) và bạn đang cố gắng để gán một giá trị cho nó bằng cách sử dụng một tuyên bố cạnh nhạy cảm.

 

[semiconductorman]

Do u có được điều này khi biên dịch / mô phỏng mã? giả lập, nếu bạn có thể chia sẻ mã tb?

 

[jay_ec_engg]

Khi tôi đang cố gắng để mô phỏng băng ghế dự bị kiểm tra tại thời điểm đó của nó cho thấy các lỗi sau .... "Edge không được cho phép trong con đường cấp nhạy cảm" ... bất cứ ai có thể giúp tôi? Mô-đun Nhiệt độ ----------------------------------------------- ( CLK, enableN, dữ liệu); CLK đầu vào, đầu vào enableN dữ liệu đầu ra; reg [15:00] tạm thời; / / chỉ định từ bên trong băng ghế dự bị kiểm tra chỉ định dữ liệu = enableN? temp [15]: 1'bz; luôn luôn @ (negedge CLK) nếu (enableN) temp = # 35 {nhiệt độ [14:00], temp [15]}; chỉ định specparam busOff = 40; specparam không = 0; ( posedge enableN *> dữ liệu) = (số không, không, busOff); endspecify endmodule / / Nhiệt độ

 

[Big Boy]

Không quá chắc chắn, nhưng điều này có thể là do bạn chỉ định chậm trễ tuyên truyền giữa cạnh nâng cao enableN và outout dữ liệu, khi dữ liệu được phân công thông qua một giao liên tục? Việc chậm trễ mà bạn chỉ định áp dụng cho một quá trình chuyển đổi enableN, khi đầu ra 'dữ liệu' phụ thuộc vào mức độ enableN (thay vì cạnh). Điều gì sẽ xảy ra nếu bạn chỉ định trực tiếp sự chậm trễ trong việc kê khai chuyển nhượng liên tục?