DELAY trên PLD!

[hifni]

Hải tất cả,
Có thể làm trễ cho tín hiệu điện tử logic trên PLD?

Trước khi nhờ sự giúp đỡ của tất cả.

 

[bibo1978]

yes trong FPGA bạn có thể, nhưng bạn nên chăm sóc ruoting chậm trễ bằng cách sử dụng những hạn chế thời gian trên tuyến đường.
Trong một lộ trình chung rất khó để thực hiện một sự chậm trễ tuyến đường chính xác cho các tín hiệu fanout lớn như đồng hồ, nhưng vẫn tương đối là rất có thể làm với cả hai chế sự chậm trễ tuyến đường và hạn chế theo vị trí, điều này chỉ có thể khi bạn có một fanout nhỏ, nếu không nó là hơi khó khăn để thực sự chậm trễ chính xác

 

[hifni]

Thanks BIBO,

Tôi biết nó có thể có khi sử dụng FPGA, nhưng tôi có nghĩa là GAL16V8 hoặc tương tự như trong .. PLD

Bạn có bất cứ thông tin về điều này?