Delay dòng tổng hợp

[steven852]

Hi, tôi muốn tổng hợp một đường chậm trễ, ví dụ như, 2ps chậm trễ trong một thư viện chuẩn, trong mô-đun của tôi. Sau khi biên dịch, mọi thứ dường như tìm thấy ngoại trừ các trễ không phải tại chỗ. Không có lỗi đã được báo cáo. Tôi đã bối rối tại sao nó không hiện lên. Vì vậy, tôi làm một module rất đơn giản chỉ chứa một dòng chậm trễ mà kết nối đầu vào và đầu ra. Vẫn còn không bố trí đường chậm trễ, nhưng thiết kế trình biên dịch trở lại một cảnh báo nói rằng "đầu vào là trực tiếp kết nối với đầu ra". Làm thế nào để giải thích điều này và làm thế nào để tổng hợp các trễ?

 

[jackson_peng]

sử dụng lệnh set_min_delay thêm hạn chế trên con đường chậm trễ, thức ăn-througth đường dẫn, sử dụng set_fix_multiport để thêm bộ đệm vào thức ăn qua ..

 

[steven852]

Thanks. Nếu sử dụng lệnh * set_ trong DC, họ tạo ra sau khi tổng hợp thêm phần cứng? Ngoài ra, tôi muốn biết tại sao sự chậm trễ không đến. Giúp đỡ hơn nữa là đánh giá cao. Thanks