DC Tổng hợp lỗi trong khi mô phỏng hệ thống module Verilog

[satyakumar]

Hi all,
Im Thiết kế một FIFO Verilog không đồng bộ trong hệ thống, và các cổng được định nghĩa là sử dụng mô-đun khai gói

ví dụ như: module afifo (input package_def:: struct_def struct_inist,
đầu vào logic port1,
đầu ra logic port2);

Và tôi đã cố gắng sử dụng tổng hợp DC, nhưng nó đã tổng hợp báo lỗi về kê khai gói nói unsuported xây dựng.

Tôi đã không nhận được bất kỳ vấn đề trong khi làm mô phỏng, sự nghi ngờ của tôi là không DC sẽ không hỗ trợ kiểu này khai báo cổng.

Nhờ tất cả

 

[sumit_techkgp]

Nó có nghĩa rằng dosent dc hỗ trợ xây dựng.U có thể tham khảo ý kiến về việc đó Synopsys
Sumit