dc DRC

A

ASIC_intl

Guest
Hi

Trong thiết kế trình biên dịch tôi tìm thấy sau khi synthesisi thời điểm được đáp ứng nhưng s DRC (max_transition, max_capacitance) đang bị xâm phạm đối với một số của lưới.Tại sao có DRC vi vi phạm.

Kính trọng.

 
Bạn có lẽ cần phải thêm khó khăn để thiết kế của bạn để thiết kế Compiler sẽ tổng hợp xung quanh họ và sản xuất sạch netlist DRC.

 

Welcome to EDABoard.com

Sponsor

Back
Top