A
ASIC_intl
Guest
Hi
Trong thiết kế trình biên dịch tôi tìm thấy sau khi synthesisi thời điểm được đáp ứng nhưng s DRC (max_transition, max_capacitance) đang bị xâm phạm đối với một số của lưới.Tại sao có DRC vi vi phạm.
Kính trọng.
Trong thiết kế trình biên dịch tôi tìm thấy sau khi synthesisi thời điểm được đáp ứng nhưng s DRC (max_transition, max_capacitance) đang bị xâm phạm đối với một số của lưới.Tại sao có DRC vi vi phạm.
Kính trọng.