Dẫn đầu không anticipator

[Galos]

Hi, bất cứ ai có thể giúp tôi với mã Verilog anticipator không hàng đầu. Làm việc của mình có vẻ như một chút khó khăn! Bất kỳ trợ giúp sẽ được đánh giá cao ... Thanks

 

[j_andr]

Hi, Bất cứ ai có thể giúp tôi với mã Verilog anticipator không hàng đầu. Làm việc của mình có vẻ như một chút khó khăn!

google? không chắc chắn nếu dưới đây là những gì bạn cần, nhưng nó là khó khăn ... và khá nhanh, nói chung - '1 'ở vị trí' i 'trong vector đầu vào thiết lập '1' ở vị trí 'i' trong vector đầu ra và thiết lập lại tất cả các đầu ra bit dưới đây 'i', [cú pháp = Verilog mô-đun leading_zero (đầu vào [BIT_W-1: 0] d_in, sản lượng reg [BIT_W-1: 0] d_out, sản lượng reg [NR_W-1: 0] nr_of_zero, sản lượng reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; tạo ra for (i = 0;